參數(shù)資料
型號(hào)： EP1S25F780C7N
廠商： Altera
文件頁數(shù)： 481/864頁
文件大小： 0K
描述： IC STRATIX FPGA 25K LE 780-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 18
系列： Stratix®
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計(jì)： 1944576
輸入/輸出數(shù)： 597
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-1860
EP1S25F780C7N-ND
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Altera Corporation
5–59
July 2005
Stratix Device Handbook, Volume 2
High-Speed Differential I/O Interfaces in Stratix Devices
The Quartus II software may also merge transmitter and receiver PLLs
when a receiver block is driving a transmitter block if the Use Common
PLLs for Rx and Tx
option is set for both modules. The Quartus II
software does not merge the PLLs in multiple transmitter-only or
multiple receiver-only modules fed by the same clock.
1,508-pin
FineLine
BGA
Transmitter
80 (72)
840
10
(10)
10
(10)
10
(10)
10
(10)
20
(8)
20
(8)
20 (8)
840 (5)
20
(20)
20
(20)
20
(20)
20
(20)
20
(8)
20
(8)
20 (8)
Receiver
80 (56)
840
20
10
(14)
10
(14)
10
(14)
10
(14)
840 (5)
40
10
(14)
10
(14)
10
(14)
10
(14)
Notes to Tables 5–11 through 5–14.
(1)
The first row for each transmitter or receiver reports the number of channels driven directly by the PLL. The second
row below it shows the maximum channels a PLL can drive if cross bank channels are used from the adjacent center
PLL. For example, in the 780-pin FineLine BGA EP1S30 device, PLL 1 can drive a maximum of 18 transmitter
channels at 840 Mbps or a maximum of 35 transmitter channels at 840 Mbps. The Quartus II software may also
merge transmitter and receiver PLLs when a receiver is driving a transmitter. In this case, one fast PLL can drive
both the maximum numbers of receiver and transmitter channels.
(2)
Some of the channels accessible by the center fast PLL and the channels accessible by the corner fast PLL overlap.
Therefore, the total number of channels is not the addition of the number of channels accessible by PLLs 1, 2, 3, and
4 with the number of channels accessible by PLLs 7, 8, 9, and 10. For more information on which channels overlap,
see the Fast PLL to High-Speed I/O Connections section in the relevant device pin table available on the web
(www.altera.com).
(3)
The corner fast PLLs in this device support a data rate of 840 Mbps for channels labeled “high” speed in the device
pin tables.
(4)
The numbers of channels listed include the transmitter clock output (tx_outclock) channel. You can use an extra
data channel if you need a DDR clock.
(5)
These channels span across two I/O banks per side of the device. When a center PLL clocks channels in the opposite
bank on the same side of the device it is called cross-bank PLL support. Both center PLLs can clock cross-bank
channels simultaneously if, for example, PLL_1 is clocking all receiver channels and PLL_2 is clocking all
transmitter channels. You cannot have two adjacent PLLs simultaneously clocking cross-bank receiver channels or
two adjacent PLLs simultaneously clocking transmitter channels. Cross-bank allows for all receiver channels on one
side of the device to be clocked on one clock while all transmitter channels on the device are clocked on the other
center PLL. Crossbank PLLs are supported at full-speed, 840 Mbps. For wire-bond devices, the full-speed is
624 Mbps.
(6)
PLLs 7, 8, 9, and 10 are not available in this device.
(7)
The number in parentheses is the number of slow-speed channels, guaranteed to operate at up to 462 Mbps. These
channels are independent of the high-speed differential channels. For the location of these channels, see the Fast
PLL to High-Speed I/O Connections section in the relevant device pin table available on the web (www.altera.com).
(8)
See device pin-outs channels marked “high” speed are 840 Mbps and “l(fā)ow” speed channels are 462 MBps.
Table 5–14. EP1S80 Differential Channels (Part 2 of 2) Note (1)
Package
Transmitter
/Receiver
Total
Channels
Maximum
Speed
(Mbps)
Center Fast PLLs
Corner Fast PLLs (2)
PLL1 PLL2 PLL3 PLL4 PLL7 PLL8
PLL9
PLL10
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PDF描述
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