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2–128
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
I/O Structure
Figure 2–71. LVDS Input Differential On-Chip Termination
I/O banks on the left and right side of the device support LVDS receiver
(far-end) differential termination.
Table 2–33 shows the Stratix device differential termination support.
Table 2–34 shows the termination support for different pin types.
The differential on-chip resistance at the receiver input buffer is
118
Ω ±20 %.
RD
+
+
Transmitting
Device
Receiving Device with
Differential Termination
Z0
Table 2–33. Differential Termination Supported by I/O Banks
Differential Termination Support
I/O Standard Support
Top & Bottom
Banks (3, 4, 7 & 8)
Left & Right Banks
(1,2,5 & 6)
Differential termination (1), (2)
LVDS
v
Notes to Table 2–33:
(1)
Clock pin CLK0, CLK2, CLK9, CLK11, and pins FPLL[7..10]CLK do not support differential termination.
(2)
Differential termination is only supported for LVDS because of a 3.3-V VCCIO.
Table 2–34. Differential Termination Support Across Pin Types
Pin Type
RD
Top and bottom I/O banks (3, 4, 7, and 8)
DIFFIO_RX[]
v
CLK[0,2,9,11],CLK[4-7],CLK[12-15]
CLK[1,3,8,10]
v
FCLK
FPLL[7..10]CLK
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