參數(shù)資料
型號： EP1S40B956C6
廠商： Altera
文件頁數(shù)： 364/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 40K LE 956-BGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 7
系列： Stratix®
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計： 3423744
輸入/輸出數(shù)： 683
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 956-BGA
供應商設備封裝： 956-BGA覆晶式（40x40）
其它名稱： 544-1423
EP1S40SB956C6
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Section III–2
Altera Corporation
I/O Standards
Stratix Device Handbook, Volume 2
September 2004,
v3.1
● Table 4–1 on page 4–1: renamed table, updated table, and
added Note 1.
● Deleted Figure named “1.5-V Differential HSTL Class II
Termination.”
● Updated text describing “SSTL-18 Class I & II - EIA/JEDEC
● Updated HyperTransport data rates on page 4–17.
● Changed HyperTransport device speed from 800 MHz to
400 MHz on page 4–17.
● Added four rows to Table 4–2 on page 4–18: 1.5-
V HSTL Class I, 1.8-V HSTL Class I, 1.5-V HSTL Class II,
and 1.8-V HSTL Class II.
● Changed title of Table 4–3 on page 4–21.
● Added description of which clock pins support differential
on-chip termination on page 4–30.
● Updated description of flip-chip packages on page 4–31.
● Changed title of Figure 4–21 on page 4–31.
● Updated milliamps for non-thermally enhanced cavity up
and non-thermally enhanced FineLine BGA packages on
● Updated equation for FineLine BGA package on
● Updated milliamps in non-thermally enhanced cavity up and
non-thermally enhanced FineLine BGA packages
April 2004, v3.0
● Updated notes to Figure 4–18.
● New information added to the “Hot Socketing” section.
● New information added to the “Differential Pad Placement
November 2003,
v2.2
● Removed support for series and parallel on-chip
termination.
● Updated Figure 4–22.
October 2003,
v2.1
● Updated notes to Table 4–10.
July 2003, v2.0
● Renamed impedance matching to series termination
throughout Chapter.
● Removed wide range specs for LVTTL and LVCMOS
standards pages 4-3 to 4-5.
● Relaxed restriction of input pins next to differential pins for
flipchip packages (pages 4-20, 4-35, and 4-36).
● Added Drive Strength section on page 4-26.
● Removed text “for 10 ns or less” from AC Hot socketing
specification on page 4-27.
● Added Series Termination column to Table 4-9.
Chapter
Date/Version
Changes Made
Comments
相關PDF資料
PDF描述
AMM30DRSS CONN EDGECARD 60POS DIP .156 SLD
AYM40DRMS CONN EDGECARD 80POS .156 WW
ASM40DRMS CONN EDGECARD 80POS .156 WW
AGM40DRMS CONN EDGECARD 80POS .156 WW
AMC36DREI-S13 CONN EDGECARD 72POS .100 EXTEND
相關代理商/技術參數(shù)
參數(shù)描述
EP1S40B956C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40B956C7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40B956I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 683 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40F1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S40F1020C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 4125 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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