參數資料
型號： EP1S40F1020C6N
廠商： Altera
文件頁數： 8/864頁
文件大小： 0K
描述： IC STRATIX FPGA 40K LE 1020-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產品變化通告： Package Height Change 03/March/2008
標準包裝： 8
系列： Stratix®
LAB/CLB數： 4125
邏輯元件/單元數： 41250
RAM 位總計： 3423744
輸入/輸出數： 773
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
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Altera Corporation
2–81
July 2005
Stratix Device Handbook, Volume 1
Stratix Architecture
Figure 2–48. EP1S30, EP1S40, EP1S60, EP1S80 Device I/O Clock Groups
You can use the Quartus II software to control whether a clock input pin
is either global, regional, or fast regional. The Quartus II software
automatically selects the clocking resources if not specified.
Enhanced & Fast PLLs
Stratix devices provide robust clock management and synthesis using up
to four enhanced PLLs and eight fast PLLs. These PLLs increase
performance and provide advanced clock interfacing and clock-
frequency synthesis. With features such as clock switchover, spread
spectrum clocking, programmable bandwidth, phase and delay control,
and PLL reconfiguration, the Stratix device’s enhanced PLLs provide you
with complete control of your clocks and system timing. The fast PLLs
IO_CLKJ[7:0]
IO_CLKI[7:0]
IO_CLKA[7:0]
IO_CLKB[7:0]
8
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
22 Clocks in the
Half-Quadrant
8
I/O Clock Regions
IO_CLKL[7:0]
IO_CLKK[7:0]
IO_CLKC[7:0]
IO_CLKD[7:0]
888
8
IO_CLKE[7:0]
IO_CLKF[7:0]
IO_CLKG[7:0]
IO_CLKH[7:0]
IO_CLKN[7:0]
IO_CLKM[7:0]
IO_CLKP[7:0]
IO_CLKO[7:0]
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PDF描述
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參數描述
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EP1S40F1020I6N 功能描述:FPGA - 現場可編程門陣列 FPGA - Stratix I 4125 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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