參數(shù)資料
型號(hào)： EP1SGX10DF672C7N
廠商： Altera
文件頁(yè)數(shù)： 201/1456頁(yè)
文件大小： 0K
描述： IC STRATIX GX FPGA 10KLE 672FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® GX
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計(jì)： 920448
輸入/輸出數(shù)： 362
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
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Altera Corporation
19–31
September 2004
Stratix GX Device Handbook, Volume 2
Implementing High Performance DSP Functions in Stratix & Stratix GX Devices
Polyphase Decimation Filter Implementation Results
Table 19–14 shows the results of the polyphase decimation filter
implementation in a Stratix device shown in Figure 19–17.
Polyphase Decimation Filter Design Example
Download the Decimation FIR Filter (decimation_fir.zip) design
example from the Design Examples section of the Altera web site at
www.altera.com.
Complex FIR Filter
A complex FIR filter takes real and imaginary input signals and performs
the filtering operation with real and imaginary filter coefficients. The
output also consists of real and imaginary signals. Therefore, a complex
FIR filter is similar to a regular FIR filter except for the fact that the input,
output, and coefficients are all complex numbers.
One example application of complex FIR filters is equalization. Consider
a Phase Shift Keying (PSK) system; a single complex channel can
represent the I and Q data channels. A FIR filter with complex coefficients
could then process both data channels simultaneously. The filter
coefficients are chosen in order to reverse the effects of intersymbol
interference (ISI) inherent in practical communication channels. This
operation is called equalization. Often, the filter is adaptive, i.e. the filter
coefficients can be varied as desired, to optimize performance with
varying channel characteristics.
A complex variable FIR filter is a cascade of complex multiplications
followed by a complex addition. Figure 19–18 shows a block diagram
representation of a complex FIR filter. To compute the overall output of
the FIR filter, it is first necessary to determine the output of each complex
multiplier. This can be expressed as:
Table 19–14. Polyphase Decimation Filter Implementation Results
Part
EP1S10F780
Utilization
Lcell: 168/10570 (1%)
DSP Block 9-bit elements: 8/48 (17%)
Memory bits: 300/920448(<1%)
Performance
240 MHz (1)
(1)
This refers to the performance of the DSP blocks, as well as the input clock rate.
The output rate is 60 MSPS (clocked out at 60MHz).
相關(guān)PDF資料
PDF描述
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IDT71256SA20YG IC SRAM 256KBIT 20NS 28SOJ
IDT71256SA20YGI IC SRAM 256KBIT 20NS 28SOJ
ABB45DHBD CONN EDGECARD 90POS R/A .050 SLD
FSM25DSEI CONN EDGECARD 50POS .156 EYELET
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參數(shù)描述
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EP1SGX10DF672I6N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I GX 1057 LABs 362 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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EP1SGX25CF672C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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