參數(shù)資料
型號(hào)： EP1SGX25CF1020C5N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020
文件頁(yè)數(shù)： 14/279頁(yè)
文件大?。?/td> 3671K
代理商： EP1SGX25CF1020C5N
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4–44
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
TriMatrix Memory
Figure 4–25. Input/Output Clock Mode in Simple Dual-Port Mode
Note to Figure 4–25:
(1)
All registers shown except the
rden register have asynchronous clear ports.
Read/Write Clock Mode
The memory blocks implement read/write clock mode for simple dual-
port memory. You can use up to two clocks in this mode. The write clock
controls the block’s data inputs,
wraddress, and wren. The read clock
controls the data output,
rdaddress, and rden. The memory blocks
support independent clock enables for each clock and asynchronous clear
signals for the read- and write-side registers. Figure 4–26 shows a
memory block in read/write clock mode.
8
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
D
ENA
Q
wraddress[ ]
address[ ]
Memory Block
256 16
512 8
1,024 4
2,048 2
4,096 1
Data In
Read Address
Write Address
Write Enable
Read Enable
Data Out
outclken
inclken
wrclock
rdclock
wren
rden
8 LAB Row
Clocks
To MultiTrack
Interconnect
D
ENA
Q
byteena[ ]
Byte Enable
Write
Pulse
Generator
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PDF描述
EP1SGX25CF1020C6ES FPGA, PBGA1020
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