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    參數(shù)資料
    

    


    


    
型號：
EP1SGX25CF1020I6ES

    

    
廠商：
ALTERA CORP

    

    
元件分類：
FPGA

    

    
英文描述：
FPGA, PBGA1020

    

    
封裝：
33 X 33 MM, 1 MM PITCH, FBGA-1020

    

    
文件頁數(shù)：
248/279頁

    

    
文件大小：
3671K

    

    
代理商：
EP1SGX25CF1020I6ES


    

    

    

	
    
    
    
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    4–4
    Altera Corporation
    Stratix GX Device Handbook, Volume 1
    February 2005
    Logic Elements
    Figure 4–4. Stratix GX LE
    Each LE’s programmable register can be configured for D, T, JK, or SR
    operation. Each register has data, true asynchronous load data, clock,
    clock enable, clear, and asynchronous load/preset inputs. Global signals,
    general-purpose I/O pins, or any internal logic can drive the register’s
    clock and clear control signals. Either general-purpose I/O pins or
    internal logic can drive the clock enable, preset, asynchronous load, and
    asynchronous data. The asynchronous load data input comes from the
    data3 input of the LE. For combinatorial functions, the register is
    bypassed and the output of the LUT drives directly to the outputs of the
    LE.
    Each LE has three outputs that drive the local, row, and column routing
    resources. The LUT or register output can drive these three outputs
    independently. Two LE outputs drive column or row and direct link
    routing connections and one drives local interconnect resources. This
    allows the LUT to drive one output while the register drives another
    output. This feature, called register packing, improves device utilization
    because the device can use the register and the LUT for unrelated
    functions. Another special packing mode allows the register output to
    feed back into the LUT of the same LE so that the register is packed with
    labclk1
    labclk2
    labclr2
    labpre/aload
    Carry-In1
    Carry-In0
    LAB Carry-In
    Clock &
    Clock Enable
    Select
    LAB Carry-Out
    Carry-Out1
    Carry-Out0
    Look-Up
    Table
    (LUT)
    Carry
    Chain
    Row, column,
    and direct link
    routing
    Row, column,
    and direct link
    routing
    Programmable
    Register
    PRN/ALD
    CLRN
    D
    Q
    ENA
    Register Bypass
    Packed
    Register Select
    Chip-Wide
    Reset
    labclkena1
    labclkena2
    Synchronous
    Load and
    Clear Logic
    LAB-wide
    Synchronous
    Load
    LAB-wide
    Synchronous
    Clear
    Asynchronous
    Clear/Preset/
    Load Logic
    data1
    data2
    data3
    data4
    LUT chain
    routing to next LE
    labclr1
    Local Routing
    Register chain
    output
    ADATA
    addnsub
    Register
    Feedback
    Register chain
    routing from
    previous LE
    
    
    
    
    
    


    


    

    相關PDF資料
    		

    PDF描述
    		

    
    

    
EP1SGX25CF1020I6N
FPGA, PBGA1020

    

    
EP1SGX25CF1020I7ES
FPGA, PBGA1020

    

    
EP1SGX25CF1020I7N
FPGA, PBGA1020

    

    
EP1SGX25CF672C5ES
FPGA, PBGA672

    

    
EP1SGX25CF672C6ES
FPGA, PBGA672

    

    

    

    


    


    

    相關代理商/技術參數(shù)
    		

    參數(shù)描述
    		

    
    

    
EP1SGX25CF672C5
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP1SGX25CF672C5N
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP1SGX25CF672C6
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP1SGX25CF672C6N
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP1SGX25CF672C7
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
    
    
    
	
    	
    
    
     
     
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                                    廠商
                                    批號
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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