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參數(shù)資料
| 型號： | EP1SGX25CF672C5ES |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, PBGA672 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, FBGA-672 |
| 文件頁數(shù)： | 88/279頁 |
| 文件大?。?/td> | 3671K |
| 代理商： | EP1SGX25CF672C5ES |
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4–112
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
I/O Structure
Slew-Rate Control
The output buffer for each Stratix GX device I/O pin has a programmable
output slew-rate control that can be configured for low-noise or high-
speed performance. A faster slew rate provides high-speed transitions for
high-performance systems. However, these fast transitions may
introduce noise transients into the system. A slow slew rate reduces
system noise, but adds a nominal delay to rising and falling edges. Each
I/O pin has an individual slew-rate control, allowing you to specify the
slew rate on a pin-by-pin basis. The slew-rate control affects both the
rising and falling edges.
Bus Hold
Each Stratix GX device I/O pin provides an optional bus-hold feature.
The bus-hold circuitry can weakly hold the signal on an I/O pin at its last-
driven state. Since the bus-hold feature holds the last-driven state of the
pin until the next input signal is present, an external pull-up or pull-down
resistor is not needed to hold a signal level when the bus is tri-stated.
Table 4–25 shows bus hold support for different pin types.
The bus-hold circuitry also pulls undriven pins away from the input
threshold voltage where noise can cause unintended high-frequency
switching. You can select this feature individually for each I/O pin. The
bus-hold output drives no higher than VCCIO to prevent overdriving
signals. If the bus-hold feature is enabled, the programmable pull-up
option cannot be used. Disable the bus-hold feature when using open-
drain outputs with the GTL+ I/O standard or when the I/O pin has been
configured for differential signals.
Table 4–25. Bus Hold Support
Pin Type
Bus Hold
I/O pins
v
CLK[15..0]
CLK[0,1,2,3,8,9,10,11]
FCLK
v
FPLL[7..10]CLK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| EP1SGX25CF672C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25CF672C6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25CF672C7 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25CF672C7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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