參數(shù)資料
型號(hào)： EP1SGX25CF672C6
廠商： Altera
文件頁(yè)數(shù)： 938/1456頁(yè)
文件大?。?/td> 0K
描述： IC STRATIX GX FPGA 25KLE 672FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 20
系列： Stratix® GX
LAB/CLB數(shù)： 2566
邏輯元件/單元數(shù)： 25660
RAM 位總計(jì)： 1944576
輸入/輸出數(shù)： 455
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
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Altera Corporation
6–37
June 2006
Stratix GX Device Handbook, Volume 1
DC & Switching Characteristics
Table 6–52 shows the external I/O timing parameters when using
regional clock networks.
Table 6–53 shows the external I/O timing parameters when using global
clock networks.
Table 6–52. Stratix GX Regional Clock External I/O Timing Parameters
Symbol
Parameter
Conditions
tINSU
Setup time for input or bidirectional pin using column IOE
input register with regional clock fed by CLK pin
tINH
Hold time for input or bidirectional pin using column IOE
input register with regional clock fed by CLK pin
tOUTCO
Clock-to-output delay output or bidirectional pin using
column IOE output register with regional clock fed by CLK
pin
CLOAD = 10 pF
tINSUPLL
Setup time for input or bidirectional pin using column IOE
input register with regional clock fed by Enhanced PLL with
default phase setting
tINHPLL
Hold time for input or bidirectional pin using column IOE
input register with regional clock fed by Enhanced PLL with
default phase setting
tOUTCOPLL
Clock-to-output delay output or bidirectional pin using
column IOE output register with regional clock Enhanced
PLL with default phase setting
CLOAD = 10 pF
Notes to Table 6–52:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column IOE pins. Row IOE pins are 100- to 250-ps slower depending on device,
speed grade, and the specific parameter in question. You should use the Quartus II software to verify the external
timing for any pin.
Table 6–53. Stratix GX Global Clock External I/O Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
tINSU
Setup time for input or bidirectional pin using column IOE
input register with global clock fed by CLK pin
tINH
Hold time for input or bidirectional pin using column IOE
input register with global clock fed by CLK pin
tOUTCO
Clock-to-output delay output or bidirectional pin using
column IOE output register with global clock fed by CLK pin
CLOAD = 10 pF
tINSUPLL
Setup time for input or bidirectional pin using column IOE
input register with global clock fed by Enhanced PLL with
default phase setting
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