參數(shù)資料
型號： EP1SGX25CF672I7ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, FBGA-672
文件頁數(shù)： 241/279頁
文件大小： 3671K
代理商： EP1SGX25CF672I7ES
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3–14
Altera Corporation
Stratix GX Device Handbook, Volume 1
August 2005
Introduction
The DPA data-realignment circuitry allows further realignment beyond
what the J multiplication factor allows. You can set the J multiplication
factor to be 8 or 10. However, because data must be continuously clocked
in on each low-speed clock cycle, the upcoming bit to be realigned and
previous n 1 bits of data are selected each time the data realignment
logic’s counter passes n 1. At this point the data is selected entirely from
bit-slip register 3 (see Figure 3–11) as the counter is reset to 0. The logic
array receives a new valid byte of data on the next divided low speed
clock cycle. Figure 3–11 shows the data realignment logic output selection
from data in the data realignment register 2 and data realignment register
3 based on its current counter value upon continuous request of data
slipping from the logic array.
Figure 3–11. DPA Data Realigner
Use the
rx_channel_data_align signal within the device to activate
the data realigner. You can use internal logic or an external pin to control
the
rx_channel_data_align signal. To ensure the rising edge of the
rx_channel_data_align signal is latched into the control logic, the
rx_channel_data_align signal should stay high for at least two low-
frequency clock cycles.
D19
D18
D17
D16
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
One bit
slipped
Zero bits slipped.
Counter = 0
D10 is the upcoming
bit to be slipped.
Bit Slip
Register 2
Bit Slip
Register 3
D29
D28
D27
D26
D25
D24
D23
D22
D21
D20
D19
D18
D17
D16
D15
D14
D13
D12
D11
D10
Seven more
bits slipped
One bit slipped.
Counter = 1
D21 is the upcoming
bit to be slipped.
Bit Slip
Register 2
Bit Slip
Register 3
D99
D98
D97
D96
D95
D94
D93
D92
D91
D90
D89
D18
D87
D86
D85
D84
D83
D82
D81
D80
One more
bit slipped
One more
bit slipped
Eight bits slipped.
Counter = 8
D98 is the upcoming
bit to be slipped.
Bit Slip
Register 2
Bit Slip
Register 3
D119
D118
D117
D116
D115
D114
D113
D112
D111
D110
Nine bits slipped.
Counter = 9
D119 is the upcoming
bit to be slipped.
Bit Slip
Register 2
Bit Slip
Register 3
D119
D118
D117
D116
D115
D114
D113
D112
D111
D110
D109
D108
D107
D106
D125
D124
D123
D102
D101
D100
10 bits slipped.
Counter = 0
Real data will resume
on the next byte.
Bit Slip
Register 2
Bit Slip
Register 3
D99
D98
D97
D96
D95
D94
D93
D92
D91
D90
相關(guān)PDF資料
PDF描述
EP1SGX25CF672I7N FPGA, PBGA672
EP1SGX25DF1020C5ES FPGA, PBGA1020
EP1SGX25DF1020C6ES FPGA, PBGA1020
EP1SGX25DF1020C7ES FPGA, PBGA1020
EP1SGX25DF1020I5ES FPGA, PBGA1020
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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