參數(shù)資料
型號(hào)： EP1SGX25DF1020C7ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, FBGA-1020
文件頁數(shù)： 62/279頁
文件大?。?/td> 3671K
代理商： EP1SGX25DF1020C7ES
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4–88
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
PLLs & Clock Networks
pair of output pins (four pins total) has dedicated
VCC and GND pins to
reduce the output clock’s overall jitter by providing improved isolation
from switching I/O pins.
For PLLs 5 and 6, each pin of a single-ended output pair can either be in
phase or 180° out of phase. The clock output pin pairs support the same
I/O standards as standard output pins (in the top and bottom banks) as
well as LVDS, LVPECL, 3.3-V PCML, HyperTransport technology,
differential HSTL, and differential SSTL. Table 4–19 shows which I/O
standards the enhanced PLL clock pins support. When in single-ended or
differential mode, the two outputs operate off the same power supply.
Both outputs use the same standards in single-ended mode to maintain
performance. You can also use the external clock output pins as user
output pins if external enhanced PLL clocking is not needed.
Table 4–19. I/O Standards Supported for Enhanced PLL Pins (Part 1 of 2)
I/O Standard
Input
Output
INCLK
FBIN
PLLENABLE
EXTCLK
LVTTL
vvvv
LVCMOS
vvvv
2.5 V
vv
v
1.8 V
vv
v
1.5 V
vv
v
3.3-V PCI
vv
v
3.3-V PCI-X
vv
v
LVPECL
vv
v
3.3-V PCML
vv
v
LVDS
vv
v
HyperTransport technology
vv
v
Differential HSTL
vv
Differential SSTL
v
3.3-V GTL
vv
v
3.3-V GTL+
vv
v
1.5-V HSTL class I
vv
v
1.5-V HSTL class II
vv
v
SSTL-18 class I
vv
v
SSTL-18 class II
vv
v
SSTL-2 class I
vv
v
SSTL-2 class II
vv
v
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PDF描述
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EP1SGX25DF1020I6N FPGA, PBGA1020
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