參數(shù)資料
型號： EP1SGX25DF1020I6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020
文件頁數(shù)： 136/279頁
文件大?。?/td> 3671K
代理商： EP1SGX25DF1020I6N
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6–18
Altera Corporation
Stratix GX Device Handbook, Volume 1
August 2005
Operating Conditions
Table 6–22. SSTL-18 Class II Specifications
Symbol
Parameter
Conditions
Minimum
Typical
Maximum
Units
VCCIO
Output supply voltage
1.65
1.8
1.95
V
VREF
Reference voltage
0.8
0.9
1.0
V
VTT
Termination voltage
VREF – 0.04
VREF
VREF + 0.04
V
VIH(DC)
High-level DC input voltage
VREF +
0.125
V
VIL(DC)
Low-level DC input voltage
VREF –
0.125
V
VIH(AC)
High-level AC input voltage
VREF +
0.275
V
VIL(AC)
Low-level AC input voltage
VREF –
0.275
V
VOH
High-level output voltage
IOH = –13.4 mA
VTT + 0.630
V
VOL
Low-level output voltage
IOL = 13.4 mA (1)
VTT – 0.630
V
Table 6–23. SSTL-2 Class I Specifications
Symbol
Parameter
Conditions
Minimum
Typical
Maximum
Units
VCCIO
Output supply voltage
2.375
2.5
2.625
V
VTT
Termination voltage
VREF – 0.04
VREF
VREF + 0.04
V
VREF
Reference voltage
1.15
1.25
1.35
V
VIH
High-level input voltage
VREF + 0.18
3.0
V
VIL
Low-level input voltage
–0.3
VREF – 0.18
V
VOH
High-level output voltage
IOH = –8.1 mA
VTT + 0.57
V
VOL
Low-level output voltage
IOL = 8.1 mA (1)
VTT – 0.57
V
Table 6–24. SSTL-2 Class II Specifications (Part 1 of 2)
Symbol
Parameter
Conditions
Minimum
Typical
Maximum
Units
VCCIO
Output supply voltage
2.3
2.5
2.7
V
VTT
Termination voltage
VREF – 0.04
VREF
VREF + 0.04
V
VREF
Reference voltage
1.15
1.25
1.35
V
VIH
High-level input voltage
VREF + 0.18
VCCIO + 0.3
V
VIL
Low-level input voltage
–0.3
VREF – 0.18
V
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PDF描述
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