參數(shù)資料
型號： EP1SGX25DF1020I7ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, FBGA-1020
文件頁數(shù)： 37/279頁
文件大?。?/td> 3671K
代理商： EP1SGX25DF1020I7ES
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Altera Corporation
4–65
February 2005
Stratix GX Device Handbook, Volume 1
Stratix GX Architecture
For FIR filters, the DSP block combines the four-multipliers adder mode
with the shift register inputs. One set of shift inputs contains the filter
data, while the other holds the coefficients loaded in serial or parallel. The
input shift register eliminates the need for shift registers external to the
DSP block (that is, implemented in LEs). This architecture simplifies filter
design since the DSP block implements all of the filter circuitry.
One DSP block can implement an entire 18-bit FIR filter with up to four
taps. For FIR filters larger than four taps, DSP blocks can be cascaded with
additional adder stages implemented in LEs.
Table 4–15 shows the different number of multipliers possible in each
DSP block mode according to size. These modes allow the DSP blocks to
implement numerous applications for DSP including FFTs, complex FIR,
FIR, and 2D FIR filters, equalizers, IIR, correlators, matrix multiplication
and many other functions.
DSP Block Interface
Stratix GX device DSP block outputs can cascade down within the same
DSP block column. Dedicated connections between DSP blocks provide
fast connections between the shift register inputs to cascade the shift
register chains. You can cascade DSP blocks for 9 × 9- or 18 × 18-bit FIR
filters larger than four taps, with additional adder stages implemented in
LEs. If the DSP block is configured as 36 × 36 bits, the adder, subtractor, or
accumulator stages are implemented in LEs. Each DSP block can route the
shift register chain out of the block to cascade two full columns of DSP
blocks.
Table 4–15. Multiplier Size & Configurations per DSP block
DSP Block Mode
9 × 9
18 × 18
36 × 36 (1)
Multiplier
Eight multipliers with
eight product outputs
Four multipliers with four
product outputs
One multiplier with one
product output
Multiply-accumulator
Two multiply and
accumulate (52 bits)
Two multiply and
accumulate (52 bits)
–
Two-multipliers adder
Four sums of two
multiplier products each
Two sums of two
multiplier products each
–
Four-multipliers adder
Two sums of four
multiplier products each
One sum of four multiplier
products each
–
(1)
The number of supported multiply functions shown is based on signed/signed or unsigned/unsigned
implementations.
相關(guān)PDF資料
PDF描述
EP1SGX25DF1020I7N FPGA, PBGA1020
EP1SGX25DF672C5ES FPGA, PBGA672
EP1SGX25DF672C6ES FPGA, PBGA672
EP1SGX25DF672C7ES FPGA, PBGA672
EP1SGX25DF672I5ES FPGA, PBGA672
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參數(shù)描述
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EP1SGX25DF672C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25DF672C6NGA 制造商:Altera Corporation 功能描述:
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