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Altera Corporation
17–13
June 2006
Stratix GX Device Handbook, Volume 2
High-Speed Source-Synchronous Differential I/O Interfaces in Stratix GX Devices
Figure 17–11. Misaligned Captured Bit
The dynamic phase selector and synchronizer align the clock and data
based on the power-up of both communicating devices, and the channel
to channel skew. However, the dynamic phase selector and synchronizer
cannot determine the byte boundary, and the data may need to be
byte-aligned. The dynamic phase aligner’s data realignment circuitry
shifts data bits to correct bit misalignments.
The Stratix GX circuitry contains a data-realignment feature controlled by
the logic array. Stratix GX devices perform data realignment on the
parallel data after the deserialization block. The data realignment can be
performed per channel for more flexibility. The data alignment operation
requires a state machine to recognize a specific pattern. The procedure
requires the bits to be slipped on the data stream to correctly align the
incoming data to the start of the byte boundary.
The DPA uses its realignment circuitry and the global clock for data
realignment. Either a device pin or the logic array asserts the internal
rx_channel_data_align
node to activate the DPA data-realignment
circuitry. Switching this node from low to high activates the realignment
circuitry and the data being transferred to the logic array is shifted by
one bit.
A state machine and additional logic can monitor the incoming parallel
data and compare it against a known pattern. If the incoming data pattern
does not match the known pattern, you can activate the
rx_channel_data_align
node again. Repeat this process until the
realigner detects the desired match between the known data pattern and
incoming parallel data pattern.
The DPA data-realignment circuitry allows further realignment beyond
what the J multiplication factor allows. You can set the J multiplication
factor to be 8 or 10. However, since data must be continuously clocked in
on each low-speed clock cycle, the upcoming bit to be realigned and
previous n
1 bits of data will be selected each time the data realignment
logic’s counter passes n
1. At this point the data is selected entirely from
bit-slip register 3 (see Figure 17–12) as the counter is reset to 0. The logic
0
1
2
3
4
5
6
7
3
4
5
6
7
0
1
2
Correct Alignment
Incorrect Alignment
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP2SGX60CF780C5N | IC STRATIX II GX 60K 780-FBGA |
| IDT71V124SA15YGI8 | IC SRAM 1MBIT 15NS 32SOJ |
| EP1S40F780C8N | IC STRATIX FPGA 40K LE 780-FBGA |
| EP1SGX25CF672C7 | IC STRATIX GX FPGA 25KLE 672FBGA |
| AX2000-2FG1152 | IC FPGA AXCELERATOR 2M 1152-FBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1SGX25DF672C7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25DF672I6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25DF672I6N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX25F | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:StratixGX FPGA Family |
| EP1SGX25FF1020C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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