參數(shù)資料
型號： EP1SGX25DF672I5ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, FBGA-672
文件頁數(shù)： 127/279頁
文件大?。?/td> 3671K
代理商： EP1SGX25DF672I5ES
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6–10
Altera Corporation
Stratix GX Device Handbook, Volume 1
August 2005
Operating Conditions
Output return
loss
100 MHz to
2.5 GHz
–10
dB
Notes to Table 6–7:
(1)
All numbers for the -6 and -7 speed grades are for both commercial and industrial unless specified otherwise in the
Conditions column. Speed grade -5 is available only for commercial specifications.
(2)
Not all VID and equalizer values will get the same results. The condition for the specification was that the VID before
jitter was added is 1,000 mV and the equalizer was set to the maximum condition of 111 (equalizer control setting
= 4 in the MegaWizard Plug-In Manager).
(3)
Number of parallel clocks.
(4)
Receive latency delay from serial receiver indata to parallel receiver data.
(5)
Per IEEE Standard 802.3ae @ 3.125 for –5 and –6.
(6)
The specification is for channel aligner tolerance.
(7)
UI = Unit Interval.
(8)
Run-length conditions are true for all data rates, but the average transition density must be enough to keep the
receiver phase aligned and the overall data must be DC balanced.
(9)
Not all combinations of VOD and pre-emphasis will get the same results.
(10) The numbers are for 3.125-Gbps data rate for –5 and –6 devices and 2.5 Gbps for –7 devices.
(11) Transmitter latency delay from parallel transceiver data to serial transceiver out data.
Table 6–8. LVTTL Specifications
Symbol
Parameter
Conditions
Minimum
Maximum
Units
VCCIO
Output supply voltage
3.0
3.6
V
VIH
High-level input voltage
1.7
4.1
V
VIL
Low-level input voltage
–0.5
0.7
V
VOH
High-level output voltage
IOH = –4 to –24 mA (1)
2.4
V
VOL
Low-level output voltage
IOL = 4 to 24 mA (1)
0.45
V
Table 6–9. LVCMOS Specifications
Symbol
Parameter
Conditions
Minimum
Maximum
Units
VCCIO
Output supply voltage
3.0
3.6
V
VIH
High-level input voltage
1.7
4.1
V
VIL
Low-level input voltage
–0.5
0.7
V
Table 6–7. Stratix GX Transceiver Block AC Specification (Part 7 of 7)
Symbol /
Description
Conditions
-5 Commercial
Speed Grade (1)
-6 Commercial &
Industrial Speed
Grade
(1)
-7 Commercial &
Industrial Speed
Grade
(1)
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
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PDF描述
EP1SGX25DF672I5N FPGA, PBGA672
EP1SGX25DF672I6ES FPGA, PBGA672
EP1SGX25DF672I7ES FPGA, PBGA672
EP1SGX25DF672I7N FPGA, PBGA672
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EP1SGX25DF672I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 455 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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EP1SGX25FF1020C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1SGX25FF1020C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 2566 LABs 607 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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