參數(shù)資料
型號： EP1SGX25FF1020I5ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA1020
封裝： 33 X 33 MM, 1 MM PITCH, FBGA-1020
文件頁數(shù)： 69/279頁
文件大小： 3671K
代理商： EP1SGX25FF1020I5ES
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4–94
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
PLLs & Clock Networks
Figure 4–57. Stratix GX Device Fast PLL
(1)
In high-speed differential I/O support mode, this high-speed PLL clock feeds the SERDES. Stratix GX devices only
support one rate of data transfer per fast PLL in high-speed differential I/O support mode.
(2)
This signal is a high-speed differential I/O support SERDES control signal.
Clock Multiplication & Division
The Stratix GX device’s fast PLLs provide clock synthesis for PLL output
ports using m/(post scaler) scaling factors. The input clock is multiplied
by the m feedback factor. Each output port has a unique post scale counter
to divide down the high-frequency VCO. There is one multiply divider,
m, per fast PLL with a range of 1 to 32. There are two post scale L dividers
for regional and/or LVDS interface clocks, and g0 counter for global clock
output port; all range from 1 to 32.
In the case of a high-speed differential interface, you can set the output
counter to 1 to allow the high-speed VCO frequency to drive the SERDES.
External Clock Outputs
Each fast PLL supports differential or single-ended outputs for
source-synchronous transmitters or for general-purpose external clocks.
There are no dedicated external clock output pins. Any I/O pin can be
driven by the fast PLL global or regional outputs as an external output
Charge
Pump
VCO
÷g0
8
Clock
Input
PFD
÷l1
÷l0
÷
m
Loop
Filter
Phase
Frequency
Detector
VCO Phase Selection
Selectable at each PLL
Output Port
Post-Scale
Counters
Global or
regional clock
Global or
regional clock
Global or
regional clock
diffioclk2 (2)
diffioclk1 (2)
txload_en
rxload_en
Global or
regional clock (1)
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PDF描述
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