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參數(shù)資料
| 型號： | EP1SGX25FF672C5ES |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, PBGA672 |
| 封裝： | 27 X 27 MM, 1 MM PITCH, FBGA-672 |
| 文件頁數(shù)： | 40/279頁 |
| 文件大?。?/td> | 3671K |
| 代理商： | EP1SGX25FF672C5ES |
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4–68
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
PLLs & Clock Networks
clock signals are routed from LAB row clocks and are generated from
specific LAB rows at the DSP block interface. The LAB row source for
control signals, data inputs, and outputs is shown in Table 4–16.
PLLs & Clock
Networks
Stratix GX devices provide a hierarchical clock structure and multiple
PLLs with advanced features. The large number of clocking resources in
combination with the clock synthesis precision provided by enhanced
and fast PLLs provides a complete clock management solution.
Stratix GX devices contain up to four enhanced PLLs and up to four fast
PLLs. In addition, there are four receiver PLLs and one transmitter PLL
per transceiver block located on the right side of Stratix GX devices.
Global & Hierarchical Clocking
Stratix GX devices provide 16 dedicated global clock networks,
16 regional clock networks (four per device quadrant), 8 dedicated fast
regional clock networks within EP1SGX10 and EP1SGX25, and 16
dedicated fast regional clock networks within EP1SGX40 devices.
Table 4–16. DSP Block Signal Sources & Destinations
LAB Row at
Interface
Control Signals
Generated
Data Inputs
Data Outputs
1
signa
A1[17..0]
OA[17..0]
2
aclr0
accum_sload0
B1[17..0]
OB[17..0]
3
addnsub1
clock0
ena0
A2[17..0]
OC[17..0]
4
aclr1
clock1
ena1
B2[17..0]
OD[17..0]
5
aclr2
clock2
ena2
A3[17..0]
OE[17..0]
6
sign_b
clock3
ena3
B3[17..0]
OF[17..0]
7
clear3
accum_sload1
A4[17..0]
OG[17..0]
8
addnsub3
B4[17..0]
OH[17..0]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1SGX25FF672C5N | FPGA, PBGA672 |
| EP1SGX25FF672C6ES | FPGA, PBGA672 |
| EP1SGX25FF672C6N | FPGA, PBGA672 |
| EP1SGX25FF672C7ES | FPGA, PBGA672 |
| EP1SGX25FF672C7N | FPGA, PBGA672 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1SGX40 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:1. Enhanced Configuration Devices (EPC4, EPC8, and EPC16) Data Sheet |
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| EP1SGX40DF1020C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX40DF1020C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1SGX40DF1020C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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