參數(shù)資料
型號(hào)： EP1SGX25FF672C5N
廠商： ALTERA CORP
元件分類(lèi)： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, LEAD FREE, FBGA-672
文件頁(yè)數(shù)： 223/279頁(yè)
文件大小： 3671K
代理商： EP1SGX25FF672C5N
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2–38
Altera Corporation
Stratix GX Device Handbook, Volume 1
February 2005
Other Transceiver Features
Power-down functions are static, in other words., they are implemented
upon device configuration and programmed, through the Quartus II
software, to static values. Resets can be static as well as dynamic inputs
coming from the logic array or pins.
Voltage Reference Capabilities
Stratix GX transceivers provide voltage reference and bias circuitry. To
set-up internal bias for controlling the transmitter output drivers’ voltage
swing—as well as to provide voltage/current biasing for other analog
circuitry—use the internal bandgap voltage reference at 0.7 V. To provide
bias for internal pull-up PMOS resistors for I/O termination at the serial
interface of receiver and transmitter channels (independent of power
supply drift, process changes, or temperature variation) an external
resistor, which is connected to the external low voltage power supply, is
Table 2–11. Reset Signal Map to Stratix GX Blocks
Reset Signal
Transmitte
rPhase
Com
pensation
FIF
O
Module/
Byte
Serializer
Transmitte
r8B/1
0B
Encoder
Trans
mi
tte
rSeri
alizer
Transmitte
rAnalog
Circuits
Transmitte
rPLL
Transmitte
rXAUI
State
Machine
Transmitte
rAnalog
Circuits
BIST
Generators
Receiver
Deseria
lizer
Receiver
Word
Align
e
r
Receiver
Deskew
FIFO
Module
Rec
e
iv
er
R
a
te
Mat
cher
Receiver
8B/10B
Decoder
Receiver
Phase
Comp
FIFO
Module/
Byte
Deserializer
Receiver
PLL
/
CRU
Receiver
XAUI
State
Machine
BIST
Verifiers
Receiver
Analog
Circuits
rxdigitalreset
vv vvv
v v
rxanalogreset
vv
v
txdigitalreset vv
v
pll_areset
vv vvvv vvvvv vvvvv vv
pllenable
vv vvvv vvvvv vvvvv vv
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PDF描述
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EP1SGX25FF672C7N FPGA, PBGA672
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