參數(shù)資料
型號(hào)： EP1SGX25FF672C6N
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, LEAD FREE, FBGA-672
文件頁(yè)數(shù)： 172/279頁(yè)
文件大?。?/td> 3671K
代理商： EP1SGX25FF672C6N
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Altera Corporation
6–51
August 2005
Stratix GX Device Handbook, Volume 1
DC & Switching Characteristics
Tables 6–78 and 6–79 show the adder delays for the column and row IOE
programmable delays, respectively. These delays are controlled with the
Quartus II software logic options listed in the Parameter column.
Table 6–78. Stratix GX IOE Programmable Delays on Column Pins
Parameter
Setting
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
Unit
Min
Max
Min
Max
Min
Max
Decrease input delay to
internal cells
Off
3,970
4,367
5,022
ps
On
3,390
3,729
4,288
ps
Small
2,810
3,091
3,554
ps
Medium
212
224
257
ps
Large
212
224
257
ps
Decrease input delay to
input register
Off
3900
4,290
4,933
ps
On
0
ps
Decrease input delay to
output register
Off
1,240
1,364
1,568
ps
On
0
ps
Increase delay to output
pin
Off
0
ps
On
377
397
456
ps
Increase delay to output
enable pin
Off
0
ps
On
338
372
427
ps
Increase output clock
enable delay
Off
0
ps
On
540
594
683
ps
Small
1,016
1,118
1,285
ps
Large
1,016
1,118
1,285
ps
Increase input clock enable
delay
Off
0
ps
On
540
594
683
ps
Small
1,016
1,118
1,285
ps
Large
1,016
1,118
1,285
ps
Increase output enable
clock enable delay
Off
0
ps
On
540
594
683
ps
Small
1,016
1,118
1,285
ps
Large
1,016
1,118
1,285
ps
相關(guān)PDF資料
PDF描述
EP1SGX25FF672C7ES FPGA, PBGA672
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