參數(shù)資料
型號： EP1SGX25FF672I5ES
廠商： ALTERA CORP
元件分類： FPGA
英文描述： FPGA, PBGA672
封裝： 27 X 27 MM, 1 MM PITCH, FBGA-672
文件頁數(shù)： 15/279頁
文件大小： 3671K
代理商： EP1SGX25FF672I5ES
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Altera Corporation
4–45
February 2005
Stratix GX Device Handbook, Volume 1
Stratix GX Architecture
Figure 4–26. Read/Write Clock Mode in Simple Dual-Port Mode
Note to Figure 4–26:
(1)
All registers shown except the
rden register have asynchronous clear ports.
Single-Port Mode
The memory blocks also support single-port mode, used when
simultaneous reads and writes are not required. See Figure 4–27. A single
block in a memory block can support up to two single-port mode RAM
blocks in the M4K RAM blocks if each RAM block is less than or equal to
2K bits in size.
8
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
D
ENA
Q
data[ ]
D
ENA
Q
wraddress[ ]
address[ ]
Memory Block
256
× 16
512
× 8
1,024
× 4
2,048
× 2
4,096
× 1
Data In
Read Address
Write Address
Write Enable
Read Enable
Data Out
outclken
inclken
wrclock
rdclock
wren
rden
8 LAB Row
Clocks
To MultiTrack
Interconnect
D
ENA
Q
byteena[ ]
Byte Enable
Write
Pulse
Generator
相關(guān)PDF資料
PDF描述
EP1SGX25FF672I5N FPGA, PBGA672
EP1SGX25FF672I6ES FPGA, PBGA672
EP1SGX25FF672I6N FPGA, PBGA672
EP1SGX25FF672I7ES FPGA, PBGA672
EP1SGX25FF672I7N FPGA, PBGA672
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