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參數(shù)資料
| 型號： | EP1SGX25GF1020C7N |
| 廠商： | ALTERA CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, PBGA1020 |
| 封裝： | 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020 |
| 文件頁數(shù)： | 98/279頁 |
| 文件大?。?/td> | 3671K |
| 代理商： | EP1SGX25GF1020C7N |
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Altera Corporation
4–121
February 2005
Stratix GX Device Handbook, Volume 1
Stratix GX Architecture
2.5-V, or 3.3-V power supply, depending on the output requirements.
The output levels are compatible with systems of the same voltage as the
power supply (for example, when
VCCIO pins are connected to a 1.5-V
power supply, the output levels are compatible with 1.5-V systems).
When
VCCIO pins are connected to a 3.3-V power supply, the output high
is 3.3 V and is compatible with 3.3-V or 5.0-V systems.
Table 4–32 summarizes Stratix GX MultiVolt I/O support.
Power
Sequencing &
Hot Socketing
Because Stratix GX devices can be used in a mixed-voltage environment,
they have been designed specifically to tolerate any possible power-up
sequence. Therefore, the
VCCIO and VCCINT power supplies may be
powered in any order.
Signals can be driven into Stratix GX devices before and during power up
without damaging the device. In addition, Stratix GX devices do not
drive out during power up. Once operating conditions are reached and
the device is configured, Stratix GX devices operate as specified by the
user. For more information, see the Selectable I/O Standards in Stratix &
Stratix GX Devices chapter of the Stratix GX Device Handbook, Volume 2.
Table 4–32. Stratix GX MultiVolt I/O Support
VCCIO (V)
Input Signal (5)
Output Signal (6)
1.5 V1.8 V2.5 V3.3 V5.0 V1.5 V1.8 V2.5 V3.3 V5.0 V
1.5
vv
v
1.8
v (2)
v
v (3)
v
2.5
vv
v
3.3
v (2)
v
vv
Notes to Table 4–32:
(1)
To drive inputs higher than VCCIO but less than 4.1 V, disable the PCI clamping diode. However, to drive 5.0-V
inputs to the device, enable the PCI clamping diode to prevent VI from rising above 4.0 V.
(2)
The input pin current may be slightly higher than the typical value.
(3)
Although VCCIO specifies the voltage necessary for the Stratix GX device to drive out, a receiving device powered
at a different level can still interface with the Stratix GX device if it has inputs that tolerate the VCCIO value.
(4)
Stratix GX devices can be 5.0-V tolerant with the use of an external resistor and the internal PCI clamp diode.
(5)
This is the external signal that is driving the Stratix GX device.
(6)
This represents the system voltage that Stratix GX supports when a VCCIO pin is connected to a specific voltage
level. For example, when VCCIO is 3.3 V and if the I/O standard is LVTTL/LVCMOS, the output high of the signal
coming out from Stratix GX is 3.3 V and is compatible with 3.3-V or 5.0-V systems.
相關(guān)PDF資料 |
PDF描述 |
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| EP1SGX40DF1020C6 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I GX 4125 LABs 624 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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