fHSDR
參數(shù)資料
型號： EP1SGX40GF1020I6
廠商： Altera
文件頁數(shù)： 650/1456頁
文件大小： 0K
描述： IC STRATIX GX FPGA 40K 1020-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 12
系列： Stratix® GX
LAB/CLB數(shù)： 4125
邏輯元件/單元數(shù)： 41250
RAM 位總計： 3423744
輸入/輸出數(shù)： 624
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
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6–60
Altera Corporation
Stratix GX Device Handbook, Volume 1
June 2006
High-Speed I/O Specification
fHSDR Device
operation
(LVDS,
LVPECL,
HyperTransport
technology)
J = 10
300
840
300
840
300
840
Mbps
J = 8
300
840
300
840
300
840
Mbps
J = 7
300
840
300
840
300
840
Mbps
J = 4
300
840
300
840
300
840
Mbps
J = 2
100
624
100
624
100
462
Mbps
J = 1 (LVDS and
LVPECL only)
100
462
100
462
100
462
Mbps
fHSDRDPA (LVDS,
LVPECL)
J=10
300
1000
300
840
300
840
Mbps
J=8
300
1000
300
840
300
840
Mbps
fHSCLK (Clock
frequency)
(PCML)
fHSCLK =
fHSDR / W
W = 1 to 30
10
400
10
400
10
311
MHz
fHSDR Device
operation
(PCML)
J = 10
300
400
300
400
300
311
Mbps
J = 8
300
400
300
400
300
311
Mbps
J = 7
300
400
300
400
300
311
Mbps
J = 4
300
400
300
400
300
311
Mbps
J = 2
100
400
100
400
100
300
Mbps
J = 1
100
250
100
250
100
200
Mbps
DPA Run
Length
6400
UI
DPA Jitter
Tolerance(p-p)
all data rates
0.44
UI
DPA Minimum
Eye opening
(p-p)
0.56
UI
DPA Receiver
Latency
59
5
9
5
9
Table 6–87. High-Speed I/O Specifications (Part 2 of 4)
Notes (1), (2)
Symbol
Conditions
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
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PDF描述
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