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參數(shù)資料
| 型號(hào)： | EP20K100EFI324-2X |
| 廠商： | Altera |
| 文件頁數(shù)： | 43/117頁 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 100K 324-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 84 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計(jì)： | 53248 |
| 輸入/輸出數(shù)： | 246 |
| 門數(shù)： | 263000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 324-BGA |
| 供應(yīng)商設(shè)備封裝： | 324-FBGA（19x19） |
| 其它名稱： | 544-2091 |
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Altera Corporation
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APEX 20K Programmable Logic Device Family Data Sheet
Figure 18. Deep Memory Block Implemented with Multiple ESBs
The ESB implements two forms of dual-port memory: read/write clock
mode and input/output clock mode. The ESB can also be used for
bidirectional, dual-port memory applications in which two ports read or
write simultaneously. To implement this type of dual-port memory, two
or four ESBs are used to support two simultaneous reads or writes. This
functionality is shown in Figure 19.
Figure 19. APEX 20K ESB Implementing Dual-Port RAM
ESB
to System Logic
Address Decoder
Port A
Port B
address_a[]
address_b[]
data_a[]
data_b[]
we_a
we_b
clkena_a
clkena_b
Clock A
Clock B
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DS28EC20+ | IC EEPROM 20KBIT TO92-3 |
| EP20K100EFC324-1X | IC APEX 20KE FPGA 100K 324-FBGA |
| DS28EC20P+ | IC EEPROM 20KBIT 6TSOC |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| EP20K100EQC208-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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