- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄4182 > EP20K100QC240-3V (Altera)IC APEX 20K FPGA 100K 240-PQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | EP20K100QC240-3V |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 65/117頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20K FPGA 100K 240-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 416 |
| 邏輯元件/單元數(shù)： | 4160 |
| RAM 位總計(jì)： | 53248 |
| 輸入/輸出數(shù)： | 189 |
| 門(mén)數(shù)： | 263000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 240-PQFP（32x32） |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)當(dāng)前第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)
Altera Corporation
51
APEX 20K Programmable Logic Device Family Data Sheet
Notes to Table 15:
(1)
The PLL input frequency range for the EP20K100-1X device for 1x multiplication is 25 MHz to 175 MHz.
(2)
All input clock specifications must be met. The PLL may not lock onto an incoming clock if the clock specifications
are not met, creating an erroneous clock within the device.
(3)
During device configuration, the ClockLock and ClockBoost circuitry is configured first. If the incoming clock is
supplied during configuration, the ClockLock and ClockBoost circuitry locks during configuration, because the lock
time is less than the configuration time.
(4)
The jitter specification is measured under long-term observation.
(5)
If the input clock stability is 100 ps, tJITTER is 250 ps.
Table 16 summarizes the APEX 20K ClockLock and ClockBoost
parameters for -2 speed grade devices.
tSKEW
Skew delay between related
ClockLock/ClockBoost-generated clocks
500
ps
tJITTER
Jitter on ClockLock/ClockBoost-generated clock
200
ps
tINCLKSTB
Input clock stability (measured between adjacent
clocks)
50
ps
Table 15. APEX 20K ClockLock & ClockBoost Parameters for -1 Speed-Grade Devices (Part 2 of 2)
Symbol
Parameter
Min
Max
Unit
Table 16. APEX 20K ClockLock & ClockBoost Parameters for -2 Speed Grade Devices
Symbol
Parameter
Min
Max
Unit
fOUT
Output frequency
25
170
MHz
fCLK1
Input clock frequency (ClockBoost clock multiplication
factor equals 1)
25
170
MHz
fCLK2
Input clock frequency (ClockBoost clock multiplication
factor equals 2)
16
80
MHz
fCLK4
Input clock frequency (ClockBoost clock multiplication
factor equals 4)
10
34
MHz
tOUTDUTY
Duty cycle for ClockLock/ClockBoost-generated clock
40
60
%
fCLKDEV
Input deviation from user specification in the Quartus II
software (ClockBoost clock multiplication factor equals
one) (1)
25,000 (2)
PPM
tR
Input rise time
5ns
tF
Input fall time
5ns
tLOCK
Time required for ClockLock/ ClockBoost to acquire
lock (3)
10
s
tSKEW
Skew delay between related ClockLock/ ClockBoost-
generated clock
500
ps
tJITTER
Jitter on ClockLock/ ClockBoost-generated clock (4)
200
ps
tINCLKSTB
Input clock stability (measured between adjacent
clocks)
50
ps
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K100QC208-3V | IC APEX 20K FPGA 100K 208-PQFP |
| EP20K100EBI356-2X | IC APEX 20KE FPGA 100K 356-BGA |
| ABB65DHAN | CONN EDGECARD 130PS R/A .050 SLD |
| ABB65DHAD | CONN EDGECARD 130PS R/A .050 SLD |
| ASM31DTAS | CONN EDGECARD 62POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K100QI208-1 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| EP20K100QI208-1ES | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:FPGA |
| EP20K100QI208-2 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 CPLD - APEX 20K 416 Macro 159 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K100QI208-2ES | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:FPGA |
| EP20K100QI208-3 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。