參數資料
| 型號： | EP20K400EFC672-2 |
| 廠商： | Altera |
| 文件頁數： | 88/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 400K 672-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 40 |
| 系列： | APEX-20K® |
| LAB/CLB數： | 1664 |
| 邏輯元件/單元數： | 16640 |
| RAM 位總計： | 212992 |
| 輸入/輸出數： | 488 |
| 門數： | 1052000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設備封裝： | 672-BGA（27x27） |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 40. Synchronous Bidirectional Pin External Timing
Notes to Figure 40:
(1)
The output enable and input registers are LE registers in the LAB adjacent to a
bidirectional row pin. The output enable register is set with “Output Enable
Routing= Signal-Pin” option in the Quartus II software.
(2)
The LAB adjacent input register is set with “Decrease Input Delay to Internal Cells=
Off”. This maintains a zero hold time for lab adjacent registers while giving a fast,
position independent setup time. A faster setup time with zero hold time is possible
by setting “Decrease Input Delay to Internal Cells= ON” and moving the input
register farther away from the bidirectional pin. The exact position where zero hold
occurs with the minimum setup time, varies with device density and speed grade.
PRN
CLRN
DQ
PRN
CLRN
DQ
(1)
IOE Register
Bidirectional Pin
Dedicated
Clock
PRN
CLRN
DQ
(1)
XZBIDIR
t
ZXBIDIR
t
OUTCOBIDIR
t
INSUBIDIR
t
INHBIDIR
t
OE Register
Output IOE Register
Input Register
(2)
Table 31. APEX 20K fMAX Timing Parameters
(Part 1 of 2)
Symbol
Parameter
tSU
LE register setup time before clock
tH
LE register hold time after clock
tCO
LE register clock-to-output delay
tLUT
LUT delay for data-in
tESBRC
ESB Asynchronous read cycle time
tESBWC
ESB Asynchronous write cycle time
tESBWESU
ESB WE setup time before clock when using input register
tESBDATASU
ESB data setup time before clock when using input register
tESBDATAH
ESB data hold time after clock when using input register
tESBADDRSU
ESB address setup time before clock when using input registers
tESBDATACO1
ESB clock-to-output delay when using output registers
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數 |
參數描述 |
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| EP20K400EFC672-3 | 功能描述:FPGA - 現場可編程門陣列 CPLD - APEX 20K 1664 Macro 488 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP20K400EFC672-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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