參數(shù)資料
型號： EP2AGX125EF29C6N
廠商： Altera
文件頁數(shù)： 42/90頁
文件大小： 0K
描述： IC ARRIA II GX FPGA 125K 780FBGA
產(chǎn)品培訓(xùn)模塊： Arria II GX FPGA
Three Reasons to Use FPGA's in Industrial Designs
特色產(chǎn)品： Arria? II GX FPGAs
標(biāo)準(zhǔn)包裝： 4
系列： Arria II GX
LAB/CLB數(shù)： 4964
邏輯元件/單元數(shù)： 118143
RAM 位總計(jì)： 8315904
輸入/輸出數(shù)： 372
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-2596-5
EP2AGX125EF29C6NES
EP2AGX125EF29C6NES-ND
Chapter 1: Device Datasheet for Arria II Devices
1–39
Switching Characteristics
December 2013
Altera Corporation
PCIe Receiver Jitter Tolerance (4)
Total jitter at
2.5 Gbps (Gen1)
Compliance
pattern
> 0.6
UI
PCIe (Gen 1) Electrical Idle Detect Threshold (9)
VRX-IDLE-
DETDIFF (p-p)
Compliance
pattern
65
—
175
65
—
175
65
—
175
65
—
175
mV
Serial RapidIO (SRIO) Transmit Jitter Generation (5)
Deterministic
jitter
(peak-to-peak)
Data Rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
—
0.17
—
0.17
—
0.17
—
0.17
UI
Total jitter
(peak-to-peak)
Data Rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
—
0.35
—
0.35
—
0.35
—
0.35
UI
SRIO Receiver Jitter Tolerance (5)
Deterministic
jitter tolerance
(peak-to-peak)
Data Rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
> 0.37
UI
Combined
deterministic and
random jitter
tolerance
(peak-to-peak)
Data Rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
> 0.55
UI
Sinusoidal jitter
tolerance
(peak-to-peak)
Jitter frequency =
22.1 KHz
Data rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
> 8.5
UI
Jitter frequency =
1.875 MHz
Data rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
> 0.1
UI
Jitter frequency =
20 MHz
Data rate = 1.25,
2.5, 3.125 Gbps
Pattern = CJPAT
> 0.1
UI
GIGE Transmit Jitter Generation (6)
Deterministic
jitter
(peak-to-peak)
Pattern = CRPAT
—
0.14
—
0.14
—
0.14
—
0.14
UI
Table 1–40. Transceiver Block Jitter Specifications for Arria II GX Devices (Note 1) (Part 3 of 10)
Symbol/
Description
Conditions
I3
C4
C5, I5
C6
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
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