參數(shù)資料
型號(hào)： EP2AGX45DF25I3
廠商： Altera
文件頁(yè)數(shù)： 59/90頁(yè)
文件大?。?/td> 0K
描述： IC ARRIA II GX FPGA 45K 572FBGA
標(biāo)準(zhǔn)包裝： 5
系列： Arria II GX
LAB/CLB數(shù)： 1805
邏輯元件/單元數(shù)： 42959
RAM 位總計(jì)： 3517440
輸入/輸出數(shù)： 252
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 572-FBGA
供應(yīng)商設(shè)備封裝： 572-FBGA
1–54
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
fOUT
Output frequency for internal global or regional clock
(–4 Speed Grade)
—
500
MHz
Output frequency for internal global or regional clock
(–5 Speed Grade)
—
500
MHz
Output frequency for internal global or regional clock
(–6 Speed Grade)
—
400
MHz
fOUT_EXT
Output frequency for external clock output (–4 Speed Grade)
—
670 (5)
MHz
Output frequency for external clock output (–5 Speed Grade)
—
622 (5)
MHz
Output frequency for external clock output (–6 Speed Grade)
—
500 (5)
MHz
tOUTDUTY
Duty cycle for external clock output (when set to 50%)
45
50
55
%
tOUTPJ_DC
Dedicated clock output period jitter (fOUT 100 MHz)
—
300
ps (p–p)
Dedicated clock output period jitter (fOUT 100 MHz)
—
30
mUI (p–p)
tOUTCCJ_DC
Dedicated clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
300
ps (p–p)
Dedicated clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
30
mUI (p–p)
fOUTPJ_IO
Regular I/O clock output period jitter (fOUT 100 MHz)
—
650
ps (p–p)
Regular I/O clock output period jitter (fOUT 100 MHz)
—
65
mUI (p–p)
fOUTCCJ_IO
Regular I/O clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
650
ps (p–p)
Regular I/O clock output cycle-to-cycle jitter (fOUT 100 MHz)
—
65
mUI (p–p)
tCONFIGPLL
Time required to reconfigure PLL scan chains
—
3.5
—
SCANCLK
cycles
tCONFIGPHASE Time required to reconfigure phase shift
—
1
—
SCANCLK
cycles
fSCANCLK
SCANCLK frequency
—
100
MHz
tLOCK
Time required to lock from end of device configuration
—
1
ms
tDLOCK
Time required to lock dynamically (after switchover or
reconfiguring any non-post-scale counters/delays)
——
1
ms
fCL B W
PLL closed-loop low bandwidth
—
0.3
—
MHz
PLL closed-loop medium bandwidth
—
1.5
—
MHz
PLL closed-loop high bandwidth
—
4
—
MHz
tPLL_PSERR
Accuracy of PLL phase shift
—
±50
ps
tARESET
Minimum pulse width on areset signal
10
—
ns
Table 1–44. PLL Specifications for Arria II GX Devices (Part 2 of 3)
Symbol
Description
Min
Typ
Max
Unit
相關(guān)PDF資料
PDF描述
EP2AGX125DF25I3N IC ARRIA II GX FPGA 125K 572FBGA
IDT71V547S80PFGI8 IC SRAM 4MBIT 80NS 100TQFP
IDT71V547S100PFGI8 IC SRAM 4MBIT 100NS 100TQFP
IDT71V416S15YG IC SRAM 4MBIT 15NS 44SOJ
AYM43DTMN-S189 CONN EDGECARD 86POS R/A .156 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP2AGX45DF25I3N 功能描述:IC ARRIA II GX FPGA 45K 572FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Arria II GX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
EP2AGX45DF25I5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 1805 LABs 252 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2AGX45DF25I5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 1805 LABs 252 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2AGX45DF29C4 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 1805 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2AGX45DF29C4N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 1805 LABs 364 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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