參數(shù)資料
型號(hào): EP2AGX45DF25I5
廠商: Altera
文件頁(yè)數(shù): 48/90頁(yè)
文件大?。?/td> 0K
描述: IC ARRIA II GX FPGA 45K 572FBGA
產(chǎn)品培訓(xùn)模塊: Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝: 5
系列: Arria II GX
LAB/CLB數(shù): 1805
邏輯元件/單元數(shù): 42959
RAM 位總計(jì): 3517440
輸入/輸出數(shù): 252
電源電壓: 0.87 V ~ 0.93 V
安裝類型: 表面貼裝
工作溫度: -40°C ~ 100°C
封裝/外殼: 572-FBGA
供應(yīng)商設(shè)備封裝: 572-FBGA
1–44
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
CPRI Transmit Jitter Generation (11)
Total jitter
E.6.HV, E.12.HV
Pattern = CJPAT
——
0.27
9
0.279
0.279
0.279
UI
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
0.35
0.35
0.35
0.35
UI
Deterministic
jitter
E.6.HV, E.12.HV
Pattern = CJPAT
0.14
0.14
0.14
0.14
UI
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
0.17
0.17
0.17
0.17
UI
CPRI Receiver Jitter Tolerance (11)
Total jitter
tolerance
E.6.HV, E.12.HV
Pattern = CJPAT
> 0.66
UI
Deterministic
jitter tolerance
E.6.HV, E.12.HV
Pattern = CJPAT
> 0.4
UI
Total jitter
tolerance
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
> 0.65
UI
E.60.LV
Pattern = PRBS31
> 0.6
UI
Deterministic
jitter tolerance
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
> 0.37
UI
E.60.LV
Pattern = PRBS31
> 0.45
UI
Combined
deterministic and
random jitter
tolerance
E.6.LV, E.12.LV,
E.24.LV, E.30.LV
Pattern = CJTPAT
> 0.55
UI
OBSAI Transmit Jitter Generation (12)
Total jitter at
768 Mbps,
1536 Mbps, and
3072 Mbps
REFCLK =
153.6 MHz
Pattern = CJPAT
0.35
0.35
0.35
0.35
UI
Deterministic
jitter at
768 Mbps,
1536 Mbps, and
3072 Mbps
REFCLK =
153.6 MHz
Pattern = CJPAT
0.17
0.17
0.17
0.17
UI
Table 1–40. Transceiver Block Jitter Specifications for Arria II GX Devices (Note 1) (Part 8 of 10)
Symbol/
Description
Conditions
I3
C4
C5, I5
C6
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
相關(guān)PDF資料
PDF描述
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