參數(shù)資料
型號(hào)： EP2AGX65CU17C4N
廠商： Altera
文件頁(yè)數(shù)： 76/90頁(yè)
文件大?。?/td> 0K
描述： IC ARRIA II GX FPGA 65K 358UFBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 6
系列： Arria II GX
LAB/CLB數(shù)： 2530
邏輯元件/單元數(shù)： 60214
RAM 位總計(jì)： 5371904
輸入/輸出數(shù)： 156
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 358-UBGA
供應(yīng)商設(shè)備封裝： 358-UBGA
其它名稱： 544-2712
1–70
Chapter 1: Device Datasheet for Arria II Devices
Switching Characteristics
December 2013
Altera Corporation
Table 1–60 lists the DQS phase shift error for Arria II GX devices.
Table 1–61 lists the DQS phase shift error for Arria II GZ devices.
Table 1–62 lists the memory output clock jitter specifications for Arria II GX devices.
Table 1–60. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Arria II GX
Devices (Note 1)
Number of DQS Delay Buffer
C4
I3, C5, I5
C6
Unit
1
263036
ps
2
526072
ps
3
78
90
108
ps
4
104
120
144
ps
Note to Table 1–60:
(1) This error specification is the absolute maximum and minimum error. For example, skew on three DQS delay
buffers in a C4 speed grade is ± 78 ps or ± 39 ps.
Table 1–61. DQS Phase Shift Error Specification for DLL-Delayed Clock (tDQS_PSERR) for Arria II GZ
Devices (Note 1)
Number of DQS Delay Buffer
–3
–4
Unit
128
30
ps
256
60
ps
384
90
ps
4
112
120
ps
Note to Table 1–61:
(1) This error specification is the absolute maximum and minimum error. For example, skew on three DQS delay
buffers in a 3 speed grade is ± 84 ps or ± 42 ps.
Table 1–62. Memory Output Clock Jitter Specification for Arria II GX Devices (Note 1), (2), (3)
Parameter
Clock
Network
Symbol
–4
–5
–6
Unit
Min
Max
Min
Max
Min
Max
Clock period jitter
Global
t
JIT(per)
-100
100
-125
125
-125
125
ps
Cycle-to-cycle period
jitter
Global
t
JIT(cc)
-200
200
-250
250
-250
250
ps
Duty cycle jitter
Global
t
JIT(duty)
-100
100
-125
125
-125
125
ps
Notes to Table 1–62:
(1) The memory output clock jitter measurements are for 200 consecutive clock cycles, as specified in the JEDEC DDR2/DDR3 SDRAM standard.
(2) The clock jitter specification applies to memory output clock pins generated using DDIO circuits clocked by a PLL output routed on a global
clock network.
(3) The memory output clock jitter stated in Table 1–62 is applicable when an input jitter of 30 ps is applied.
相關(guān)PDF資料
PDF描述
EP2AGX65DF25C5 IC ARRIA II GX FPGA 65K 572FBGA
RMA50DRMT-S664 CONN EDGECARD 100POS .125 SQ WW
A54SX16P-1PQG208M IC FPGA SX 24K GATES 208-PQFP
A54SX16P-1PQ208M IC FPGA SX 24K GATES 208-PQFP
M1AGLE3000V2-FGG484 IC FPGA 1KB FLASH 3M 484-FBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP2AGX65CU17C5 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 2530 LABs 156 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2AGX65CU17C5N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 2530 LABs 156 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2AGX65CU17C5NES 制造商:Altera Corporation 功能描述:IC FPGA 156 I/O 358UBGA 制造商:Altera Corporation 功能描述:IC ARRIA II GX FPGA 358UBGA
EP2AGX65CU17C6 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Arria II GX 2530 LABs 156 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2AGX65CU17C6ES 制造商:Altera Corporation 功能描述:IC FPGA 156 I/O 358UBGA 制造商:Altera Corporation 功能描述:IC ARRIA II GX FPGA 358UBGA
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