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參數(shù)資料
| 型號： | EP2S130F1508C4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 370/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 130K 1508-FBG |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 7 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 6627 |
| 邏輯元件/單元數(shù)： | 132540 |
| RAM 位總計： | 6747840 |
| 輸入/輸出數(shù)： | 1126 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 1508-BBGA |
| 供應商設備封裝： | 1508-FBGA（30x30） |
| 其它名稱： | 544-1460 |
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Altera Corporation
3–35
January 2008
Stratix II Device Handbook, Volume 2
External Memory Interfaces in Stratix II and Stratix II GX Devices
Figure 3–16. DQS Configuration in Stratix II or Stratix II GX IOE
Notes to Figure 3–16:
(1)
You can use the altdqs megafunction to generate the DQS signals. You should, however, use Altera’s memory
controller IP Tool Bench to generate the data path for your memory interface. The signal names used here match
with Quartus II software naming convention.
(2)
The OE signal is active low, but the Quartus II software implements this as active high and automatically adds an
inverter before OE register AOE during compilation. In RLDRAM II and QDRII SRAM, the OE signal is always
disabled.
(3)
The select line can be chosen in the altdqs megafunction.
(4)
The datain_l and datain_h pins are usually connected to ground and VCC, respectively.
(5)
DQS postamble circuitry and handling is not shown in this diagram. For more information, see AN 327: Interfacing
(6)
DQS logic blocks are only available with DQS and DQSn pins.
(7)
You must invert this signal before it reaches the DQ IOE. This signal is automatically inverted if you use the altdq
megafunction to generate the DQ signals. Connect this port to the inclock port in the altdq megafunction.
DQ
DFF
DQ
DFF
0
1
Output Register BO
Output Register AO
OE Register BOE
OE Register AOE
DQ
DFF
DQ
DFF
OR2
TRI
DQS Pin (5)
Logic Array
system clock
datain_l (4)
datain_h (4)
OE
(3)
combout (7)
(2)
0
1
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