參數(shù)資料
型號： EP2S15F484C5
廠商： Altera
文件頁數(shù)： 299/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 15K 484-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix® II
LAB/CLB數(shù)： 780
邏輯元件/單元數(shù)： 15600
RAM 位總計： 419328
輸入/輸出數(shù)： 342
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應商設備封裝： 484-FBGA（23x23）
其它名稱： 544-1105
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2–8
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
TriMatrix Memory Overview
Address Clock Enable Support
Stratix II and Stratix II GX M4K and M-RAM memory blocks support
address clock enable, which is used to hold the previous address value for
as long as the signal is enabled. When the memory blocks are configured
in dual-port mode, each port has its own independent address clock
enable.
Figure 2–2 shows an address clock enable block diagram. Placed in the
address register, the address signal output by the address register is fed
back to the input of the register via a multiplexer. The multiplexer output
is selected by the address clock enable (addressstall) signal. Address
latching is enabled when the addressstall signal turns high. The
output of the address register is then continuously fed into the input of
the register; therefore, the address value can be held until the
addressstall
signal turns low.
Figure 2–2. Stratix II and Stratix II GX Address Clock Enable Block Diagram
Address clock enable is typically used for cache memory applications,
which require one port for read and another port for write. The default
value for the address clock enable signals is low (disabled). Figures 2–3
and 2–4 show the address clock enable waveform during the read and
write cycles, respectively.
address[0]
address[N]
addressstall
clock
1
0
address[0]
register
address[N]
register
address[N]
address[0]
1
0
相關PDF資料
PDF描述
VE-BNL-EU-S CONVERTER MOD DC/DC 28V 200W
TPSW336M010R0350 CAP TANT 33UF 10V 20% 2312
VE-BN3-EU-S CONVERTER MOD DC/DC 24V 200W
GBB13DHHD CONN EDGECARD 26POS .050 DIP SLD
5787362-5 CONN RECEPT 50POS R/A .050" GOLD
相關代理商/技術參數(shù)
參數(shù)描述
EP2S15F484C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F484I4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 342 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S15F672C3N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 780 LABs 366 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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