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參數(shù)資料
| 型號(hào)： | EP2S15F672I4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 766/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 15K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 780 |
| 邏輯元件/單元數(shù)： | 15600 |
| RAM 位總計(jì)： | 419328 |
| 輸入/輸出數(shù)： | 366 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1882 EP2S15F672I4-ND |
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Altera Corporation
2–79
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
Figure 2–53. Input Timing Diagram in DDR Mode
When using the IOE for DDR outputs, the two output registers are
configured to clock two data paths from ALMs on rising clock edges.
These output registers are multiplexed by the clock to drive the output
pin at a ×2 rate. One output register clocks the first bit out on the clock
high time, while the other output register clocks the second bit out on the
clock low time. Figure 2–54 shows the IOE configured for DDR output.
Figure 2–55 shows the DDR output timing diagram.
Data at
input pin
CLK
A0
B0
B1
A1
B2
A2
A3
A2
A3
B1
A0
B0
B2
B3
B4
Input To
Logic Array
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