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參數(shù)資料
| 型號(hào)： | EP2S30F672C5 |
| 廠商： | Altera |
| 文件頁數(shù)： | 104/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計(jì)： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1126 |
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5–46
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Timing Model
EP2S90 Clock Timing Parameters
Tables 5–56 through 5–59 show the maximum clock timing parameters
for EP2S90 devices.
Table 5–56. EP2S90 Column Pins Regional Clock Timing Parameters
Parameter
Minimum Timing
-3 Speed
Grade
-4 Speed
Grade
-5 Speed
Grade
Unit
Industrial
Commercial
tCIN
1.768
1.850
3.033
3.473
4.040
ns
tCOUT
1.611
1.685
2.791
3.195
3.716
ns
tPL LCIN
-0.127
-0.117
0.125
0.129
0.144
ns
tPL LCOUT
-0.284
-0.282
-0.117
-0.149
-0.18
ns
Table 5–57. EP2S90 Column Pins Global Clock Timing Parameters
Parameter
Minimum Timing
-3 Speed
Grade
-4 Speed
Grade
-5 Speed
Grade
Unit
Industrial
Commercial
tCIN
1.783
1.868
3.058
3.502
4.070
ns
tCOUT
1.626
1.703
2.816
3.224
3.746
ns
tPL LCIN
-0.137
-0.127
0.115
0.119
0.134
ns
tPL LCOUT
-0.294
-0.292
-0.127
-0.159
-0.19
ns
Table 5–58. EP2S90 Row Pins Regional Clock Timing Parameters
Parameter
Minimum Timing
-3 Speed
Grade
-4 Speed
Grade
-5 Speed
Grade
Unit
Industrial
Commercial
tCIN
1.566
1.638
2.731
3.124
3.632
ns
tCOUT
1.571
1.643
2.727
3.120
3.627
ns
tPL LCIN
-0.326
-0.178
-0.218
-0.264
ns
tPL LCOUT
-0.321
-0.182
-0.222
-0.269
ns
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