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參數(shù)資料
| 型號(hào)： | EP2S60F1020I4N |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 109/768頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 60K 1020-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 6 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計(jì)： | 2544192 |
| 輸入/輸出數(shù)： | 718 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 1020-BBGA |
| 供應(yīng)商設(shè)備封裝： | 1020-FBGA（33x33） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1904 EP2S60F1020I4N-ND |
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Altera Corporation
5–51
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
IOE Programmable Delay
See Tables 5–69 and 5–70 for IOE programmable delay.
Table 5–69. Stratix II IOE Programmable Delay on Column Pins
Parameter
Paths Affected
Available
Settings
Minimum
Timing (2)
-3 Speed
Grade (3)
-4 Speed
Grade
-5 Speed
Grade
Min
Offset
(ps)
Max
Offset
(ps)
Min
Offset
(ps)
Max
Offset
(ps)
Min
Offset
(ps)
Max
Offset
(ps)
Min
Offset
(ps)
Max
Offset
(ps)
Input delay from
pin to internal
cells
Pad to I/O
dataout to logic
array
80
0
1,696
1,781
0
2,881
3,025
0
3,313
0
3,860
Input delay from
pin to input
register
Pad to I/O input
register
64
0
1,955
2,053
0
3,275
3,439
0
3,766
0
4,388
Delay from
output register
to output pin
I/O output
register to pad
20
0
316
332
0
500
525
0
575
0
670
Output enable
pin delay
tXZ, tZX
20
0
305
320
0
483
507
0
556
0
647
Notes to Table 5–69:
(1)
The incremental values for the settings are generally linear. For the exact delay associated with each setting, use the
latest version of the Quartus II software.
(2)
The first number is the minimum timing parameter for industrial devices. The second number is the minimum
timing parameter for commercial devices.
(3)
The first number applies to -3 speed grade EP2S15, EP2S30, EP2S60, and EP2S90 devices. The second number
applies to -3 speed grade EP2S130 and EP2S180 devices.
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