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參數(shù)資料
| 型號： | EP2S60F484C4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 765/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 60K 484-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計： | 2544192 |
| 輸入/輸出數(shù)： | 334 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應商設備封裝： | 484-FBGA（23x23） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1907 EP2S60F484C4N-ND |
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2–78
Altera Corporation
Stratix II Device Handbook, Volume 1
May 2007
I/O Structure
When using the IOE for DDR inputs, the two input registers clock double
rate input data on alternating edges. An input latch is also used in the IOE
for DDR input acquisition. The latch holds the data that is present during
the clock high times. This allows both bits of data to be synchronous with
the same clock edge (either rising or falling). Figure 2–52 shows an IOE
configured for DDR input. Figure 2–53 shows the DDR input timing
diagram.
Figure 2–52. Stratix II IOE in DDR Input I/O Configuration
Notes to Figure 2–52:
(1)
All input signals to the IOE can be inverted at the IOE.
(2)
This signal connection is only allowed on dedicated DQ function pins.
(3)
This signal is for dedicated DQS function pins only.
(4)
The optional PCI clamp is only available on column I/O pins.
CLRN/PRN
DQ
ENA
Chip-Wide Reset
Input Register
CLRN/PRN
DQ
ENA
Input Register
VCCIO
PCI Clamp (4)
Programmable
Pull-Up
Resistor
Column, Row,
or Local
Interconnect
DQS Local
Bus (2)
To DQS Logic
Block (3)
ioe_clk[7..0]
Bus-Hold
Circuit
CLRN/PRN
DQ
ENA
Latch
Input Pin to
Input RegisterDelay
sclr/spreset
clkin
aclr/apreset
On-Chip
Termination
ce_in
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