參數資料
型號： EP2S60F484I4
廠商： Altera
文件頁數： 479/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 484-FBGA
產品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix® II
LAB/CLB數： 3022
邏輯元件/單元數： 60440
RAM 位總計： 2544192
輸入/輸出數： 334
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應商設備封裝： 484-FBGA（23x23）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1909
EP2S60F484I4-ND
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Altera Corporation
2–35
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
Similar to all RAM blocks, M-RAM blocks can have different clocks on
their inputs and outputs. Either of the two clocks feeding the block can
clock M-RAM block registers (renwe, address, byte enable, datain, and
output registers). The output register can be bypassed. The six labclk
signals or local interconnect can drive the control signals for the A and B
ports of the M-RAM block. ALMs can also control the clock_a,
clock_b
, renwe_a, renwe_b, clr_a, clr_b, clocken_a, and
clocken_b
signals as shown in Figure 2–23.
Figure 2–23. M-RAM Block Control Signals
The R4, R24, C4, and direct link interconnects from adjacent LABs on
either the right or left side drive the M-RAM block local interconnect. Up
to 16 direct link input connections to the M-RAM block are possible from
the left adjacent LABs and another 16 possible from the right adjacent
LAB. M-RAM block outputs can also connect to left and right LABs
through direct link interconnect. Figure 2–24 shows an example floorplan
for the EP2S130 device and the location of the M-RAM interfaces.
Figures 2–25 and 2–26 show the interface between the M-RAM block and
the logic array.
clock_a
clock_b
clocken_a
clocken_b
aclr_a
aclr_b
Dedicated
Row LAB
Clocks
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
renwe_a
renwe_b
6
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
相關PDF資料
PDF描述
ABC43DRAS-S734 CONN EDGECARD 86POS .100 R/A PCB
24AA08HT-I/OT IC EEPROM 8KBIT 400KHZ SOT23-5
RBB106DHAR-S621 EDGECARD 212POS DIP R/A .050 SLD
RCB95DHBN CONN EDGECARD 190PS R/A .050 DIP
RCB95DHBD CONN EDGECARD 190PS R/A .050 DIP
相關代理商/技術參數
參數描述
EP2S60F484I4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 334 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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EP2S60F672C3N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F672C4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2S60F672C4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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