參數(shù)資料
型號： EP2S60F672C4N
廠商： Altera
文件頁數(shù)： 232/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 10
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計： 2544192
輸入/輸出數(shù)： 492
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1913
EP2S60F672C4N-ND
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Altera Corporation
1–43
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
■
Applications that require a clock switchover feature and a small
frequency drift should use a low-bandwidth PLL. The
low-bandwidth PLL reacts slower than a high-bandwidth PLL to
reference input clock changes. When the switchover happens, a
low-bandwidth PLL propagates the stopping of the clock to the
output slower than a high-bandwidth PLL. A low-bandwidth PLL
filters out jitter on the reference clock. However, be aware that the
low-bandwidth PLL also increases lock time.
■
Stratix II and Stratix II GX device PLLs can use both the automatic
clock switchover and the clkswitch input simultaneously.
Therefore, the switchover circuitry can automatically switch from the
primary to the secondary clock. Once the primary clock stabilizes
again, the clkswitch signal can switch back to the primary clock.
During switchover, the PLL_VCO continues to run and slows down,
generating frequency drift on the PLL outputs. The clkswitch
signal controls switchover with its rising edge only.
■
If the clock switchover event is glitch-free, after the switch occurs,
there is still a finite resynchronization period to lock onto a new clock
as the VCO ramps up. The exact amount of time it takes for the PLL
to relock is dependent on the PLL configuration. Use the PLL
programmable bandwidth feature to adjust the relock time.
■
If the phase relationship between the input clock to the PLL and
output clock from the PLL is important in your design, assert
areset
for 10ns after performing a clock switchover. Wait for the
locked signal (or gated lock) to go high before re-enabling the output
clocks from the PLL.
■
Figure 1–25 shows how the VCO frequency gradually decreases
when the primary clock is lost and then increases as the VCO locks
on to the secondary clock. After the VCO locks on to the secondary
clock, some overshoot can occur (an over-frequency condition) in the
VCO frequency.
Figure 1–25. VCO Switchover Operating Frequency
ΔFvco
Primary Clock Stops Running
Switchover Occurs
Frequency Overshoot
VCO Tracks Secondary Clock
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