參數(shù)資料
型號： EP2S60F672C5N
廠商： Altera
文件頁數(shù)： 726/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 10
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計(jì)： 2544192
輸入/輸出數(shù)： 492
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1914
EP2S60F672C5N-ND
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11–16
Altera Corporation
Stratix II Device Handbook, Volume 2
May 2007
Routing Schemes for Minimizing Crosstalk & Maintaining Signal Integrity
Figure 11–17. Stub Length = Zero Inches
Daisy Chain Routing without Stubs
Figure 11–18 shows daisy chain routing with the main bus running
through the device pins, eliminating stubs. This layout removes the risk
of impedance mismatch between the main bus and the stubs, minimizing
signal integrity problems.
Figure 11–18. Daisy Chain Routing without Stubs
Star Routing
In star routing, the clock signal travels to all the devices at the same time
(see Figure 11–19). Therefore, all trace lengths between the clock source
and devices must be matched to minimize the clock skew. Each load
should be identical to minimize signal integrity problems. In star routing,
you must match the impedance of the main bus with the impedance of the
long trace that connects to multiple devices.
Device 1
Device 2
Clock
Source
Termination
Resistor
Main Bus
Device Pin
(BGA Ball)
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PDF描述
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