參數(shù)資料
型號： EP2S90F1020C5
廠商： Altera
文件頁數(shù)： 353/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 90K 1020-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 6
系列： Stratix® II
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計： 4520488
輸入/輸出數(shù)： 758
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應(yīng)商設(shè)備封裝： 1020-FBGA（33x33）
其它名稱： 544-1465
EP2S90F1020C5-ND
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3–20
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Stratix II and Stratix II GX DDR Memory Support Overview
1.8-V HSTL Class II I/O standards on output and bidirectional pins, but
you can use SSTL-18 Class I or 1.8-V HSTL Class I I/O standards for
memory interfaces.
1
The Altera memory controller IP Tool Bench generates the
optimal pin constraints that allow you to interface these
memories at high frequency.
Table 3–8 shows the maximum clock rate supported for the DDR SDRAM
interface in the Stratix II or Stratix II GX device side I/O banks.
Clock Pins
You can use any of the DDR I/O registers to generate clocks to the
memory device. For better performance, use the same I/O bank as the
data and address/command pins.
Command and Address Pins
You can use any of the user I/O pins in the top or bottom bank of the
device for commands and addresses. For better performance, use the
same I/O bank as the data pins.
Other Pins (Parity, DM, ECC and QVLD Pins)
You can use any of the DQ pins for the parity pins in Stratix II and
Stratix II GX devices. The Stratix II or Stratix II GX device family has
support for parity in the ×8/×9, ×16/×18, and ×32/×36 mode. There is
one parity bit available per 8 bits of data pins.
The data mask, DM, pins are only required when writing to DDR
SDRAM, DDR2 SDRAM, and RLDRAM II devices. A low signal on the
DM pins indicates that the write is valid. If the DM signal is high, the
memory will mask the DQ signals. You can use any of the I/O pins in the
same bank as the DQ pins (or the RLDRAM II SIO’s and QDRII SRAM’s
D pins) for the DM signals. Each group of DQS and DQ signals in DDR
Table 3–8. Maximum Clock Rate for DDR and DDR2 SDRAM in Stratix II or Stratix II GX Side I/O Banks
Stratix II or Stratix II GX
Device Speed Grade
DDR SDRAM
(MHz)
DDR2 SDRAM
(MHz)
QDRII SRAM
(MHz)
RLDRAM II
(MHz)
-3
150
200
-4
133
167
175
-5
133
167
175
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PDF描述
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EP2S90F1508C3ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix II Device Family Data Sheet
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