參數(shù)資料
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4–20
Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
Basic Mode
Table 4–7 describes the available options on page 9 of the MegaWizard
Plug-In Manager for your ALT2GXB custom megafunction variation.
Table 4–7. MegaWizard Plug-In Manager Options (Page 9 for Basic Mode)
ALT2GXB Setting
Description
Reference
What is the main PLL logical
reference clock index?
This option allows you to select the logical index for the
PLL that you intend to use with the current
configuration. This option is meaningful only if you
select the Use alternate Transmitter PLL and
Receiver PLL option on the Reconfig Alt PLL page.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
How many input clocks?
This field allows you to select the number of reference
clock inputs needed to meet your CMU PLL
reconfiguration design goals. A maximum of five
input reference clocks are allowed.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
What is the selected input
clock source for the
Transmitter PLL and Receiver
PLL?
If you select more than one input reference clock
sources for the transmitter and/or receiver PLL, this
option allows you to select the clock source for the
current configuration.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
What is the selected input
clock source for the alternate
Transmitter PLL and Receiver
PLL?
If you select the Use alternate Transmitter PLL and
Receiver PLL option, you can select the clock source
for the alternate Transmitter PLL and the Receiver
PLL.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
What is the reconfig protocol
driven by clock 0….4?
If you select more than one input reference clock
source for the transmitter and/or receiver PLL, these
options allow you to select the functional mode for the
respective reference clock source.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
What is the clock 0….4 input
frequency?
If you select more than one input reference clock
source for the transmitter and/or receiver PLL, these
options allow you to select the reference clock
frequencies for each clock source.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
Use clock 1....4 reference
clock divider
If you select more than one input reference clock
source for the transmitter and/or receiver PLL, these
options allow you to instruct the MegaWizard about the
REFCLK
pre-divider on input reference clocks.
chapter in volume 2 of
the Stratix II GX Device
Handbook.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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EP2SGX30CF780C5 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX30CF780C5N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX30D 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:1. Enhanced Configuration Devices (EPC4, EPC8, and EPC16) Data Sheet
EP2SGX30DF780C3 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 1694 LABs 361 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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