參數(shù)資料
型號： EP2SGX60CF780C3N
廠商： Altera
文件頁數(shù)： 232/1486頁
文件大?。?/td> 0K
描述： IC STRATIX II GX 60K 780-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 9
系列： Stratix® II GX
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計： 2544192
輸入/輸出數(shù)： 364
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應商設(shè)備封裝： 780-FBGA（29x29）
其它名稱： 544-1930
EP2SGX60CF780C3N-ND
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Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
Stratix II and Stratix II GX I/O Standards Support
with low EMI requirements or noise immunity requirements. The LVDS
standard does not require an input reference voltage. However, it does
require a 100-
Ωtermination resistor between the two signals at the input
buffer. StratixII and StratixIIGX devices provide an optional 100-
Ω
differential LVDS termination resistor in the device using on-chip
differential termination. Stratix II and Stratix II GX devices support both
input and output levels operation.
Differential LVPECL
The low-voltage positive (or pseudo) emitter coupled logic (LVPECL)
standard is a differential interface standard requiring a 3.3-V VCCIO. The
standard is used in applications involving video graphics,
telecommunications, data communications, and clock distribution. The
high-speed, low-voltage swing LVPECL I/O standard uses a positive
power supply and is similar to LVDS. However, LVPECL has a larger
differential output voltage swing than LVDS. The LVPECL standard does
not require an input reference voltage, but it does require a 100-
Ω
termination resistor between the two signals at the input buffer.
Figures 10–18 and 10–19 show two alternate termination schemes for
LVPECL.
1
Stratix II and Stratix II GX devices support both input and
output levels operation.
Figure 10–18. LVPECL DC Coupled Termination
Figure 10–19. LVPECL AC Coupled Termination
Output Buffer
Input Buffer
100
Ω
Z = 50
Ω
Z = 50
Ω
Output Buffer
Input Buffer
100
Ω
Z = 50
Ω
Z = 50
Ω
VCCIO
R2
R1
10 to 100 nF
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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