參數資料
| 型號： | EP2SGX90EF1152C4ES |
| 廠商： | Altera |
| 文件頁數： | 1120/1486頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II GX 90K 1152-FBGA |
| 標準包裝： | 0 |
| 系列： | Stratix® II GX |
| LAB/CLB數： | 4548 |
| 邏輯元件/單元數： | 90960 |
| RAM 位總計： | 4520448 |
| 輸入/輸出數： | 558 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 1152-BBGA |
| 供應商設備封裝： | 1152-FBGA（27x27） |
| 配用： | 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N 544-1724-ND - SI KIT W/SII GX EP2SGX90N 544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N |
| 其它名稱： | 544-1764 |
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Altera Corporation
3–79
October 2007
Stratix II GX Device Handbook, Volume 2
Stratix II GX Dynamic Reconfiguration
Section II—Control Logic for the RECONFIG Controller:
The control logic block is required to perform the following functions:
■
Select the memory to configure a channel to the GIGE or
SONET/SDH mode.
■
Control the reconfiguration mode (namely the PMA mode or the
channel configuration mode).
■
Control the read and write signals to the ALT2GXB_RECONFIG
megafunction based on the busy, data valid, and address_out
signals.
The following is an example flow of channel reconfiguration by writing
the MIF contents of memory location 1 to the reconfig controller:
1.
Set the reconfig_mode_sel to -001.
2.
Select the data input from memory location 1.
3.
Wait until the busy signal from the ALT2GXB_RECONFIG
megafunction is low.
4.
Check whether the reconfig_address_out is less than
28 decimals.
5.
Wait for the data out from memory location 1 corresponding to the
new reconfig_address_out becomes available at the
reconfig_data
port before asserting the write_all signal.
Figure 3–36 shows the various signal transitions during channel
reconfiguration.
The ALT2GXB_RECONFIG megafunction provides these additional
signals:
■
reconfig_address_en
■
reset_reconfig_address
The ALT2GXB_RECONFIG megafunction asserts the
reconfig_address_en
signal to indicate that the
reconfig_address_out
has changed. In test designs, the
reconfig_address_out
was monitored to determine the end of the
write operation. You can also use the channel_reconfig_done signal
to determine the end of the write operation. The
channel_reconfig_done
signal goes high one clock cycle after the
reconfig_address_out
signal changes from 27 back to 0.
相關PDF資料 |
PDF描述 |
|---|---|
| EP2SGX90EF1152C3ES | IC STRATIX II GX 90K 1152-FBGA |
| EP2SGX130GF40C5NES | IC STRATIX II GX 130K 1508-FBGA |
| AT6002A-4AC | IC FPGA 6K GATE 4NS 144TQFP |
| AT6002A-2AI | IC FPGA 2NS 144PIN TQFP |
| EP20K100EQI240-2X | IC APEX 20KE FPGA 100K 240-PQFP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EP2SGX90EF1152C4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX90EF1152C5 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX90EF1152C5ES | 功能描述:IC STRATIX II GX 90K 1152-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Stratix® II GX 產品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數:100 邏輯元件/單元數:238 RAM 位總計:3200 輸入/輸出數:80 門數:3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55） |
| EP2SGX90EF1152C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2SGX90EF1152I4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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