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參數(shù)資料
| 型號： | EP4CE115F29C7 |
| 廠商： | Altera |
| 文件頁數(shù)： | 14/42頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CYCLONE IV FPGA 115K 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview |
| 特色產(chǎn)品： | Cyclone? IV FPGAs |
| 標準包裝： | 36 |
| 系列： | CYCLONE® IV E |
| LAB/CLB數(shù)： | 7155 |
| 邏輯元件/單元數(shù)： | 114480 |
| RAM 位總計： | 3981312 |
| 輸入/輸出數(shù)： | 528 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Chapter 1: Cyclone IV Device Datasheet
1–21
Switching Characteristics
December 2013
Altera Corporation
Figure 1–2 shows the lock time parameters in manual mode.
1 LTD = lock-to-data. LTR = lock-to-reference.
Figure 1–3 shows the lock time parameters in automatic mode.
Figure 1–2. Lock Time Parameters for Manual Mode
rx _ analogreset
rx _ digitalreset
Reset Signals
Output Status Signals
rx _ locktorefclk
2
3
4
CDR Control Signals
rx _ locktodata
3
busy
1
Two parallel clock cycles
LTD_Manual (2)
t
LTR_LTD_Manual (1)
t
Figure 1–3. Lock Time Parameters for Automatic Mode
Reset Signals
rx _ analogreset
2
Output Status Signals
rx _ freqlocked
3
rx _ digitalreset
4
busy
1
Two parallel clock cycles
LTD_Auto (1)
t
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ACM40DTBT-S189 | CONN EDGECARD 80POS R/A .156 SLD |
| 206798-2 | CONN D-SUB PLUG HSING 15POS STD |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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