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參數(shù)資料
| 型號： | EP7312-CVZ |
| 廠商： | Cirrus Logic Inc |
| 文件頁數(shù)： | 8/54頁 |
| 文件大小： | 0K |
| 描述： | IC ARM720T MCU 90/74MHZ 208-LQFP |
| 標(biāo)準(zhǔn)包裝： | 36 |
| 系列： | EP7 |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 32-位 |
| 速度： | 74MHz |
| 連通性： | 編解碼器，DAI，EBI/EMI，IrDA，鍵盤，SPI/Microwire1，UART/USART |
| 外圍設(shè)備： | LCD，LED，MaverickKey，PWM |
| 輸入/輸出數(shù)： | 27 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 56K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.3 V ~ 2.7 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 208-LQFP |
| 包裝： | 托盤 |
| 配用： | 598-1209-ND - KIT DEVELOPMENT EP73XX ARM7 |
| 其它名稱： | 598-1134 |
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16
Copyright Cirrus Logic, Inc. 2011
(All Rights Reserved)
DS508F2
EP7312
High-Performance, Low-Power System on Chip
SDRAM Interface
Figure 3 through Figure 6 define the timings associated with all phases of the SDRAM. The following table contains the values for
the timings of each of the SDRAM modes.
Parameter
Symbol
Min
Typ
Max
Unit
SDCLK falling edge to SDCS assert delay time
tCSa
024
ns
SDCLK falling edge to SDCS deassert delay time
tCSd
3
2
10
ns
SDCLK falling edge to SDRAS assert delay time
tRAa
137
ns
SDCLK falling edge to SDRAS deassert delay time
tRAd
3
1
10
ns
SDCLK falling edge to SDRAS invalid delay time
tRAnv
247
ns
SDCLK falling edge to SDCAS assert delay time
tCAa
22
5
ns
SDCLK falling edge to SDCAS deassert delay time
tCAd
50
3
ns
SDCLK falling edge to ADDR transition time
tADv
31
5
ns
SDCLK falling edge to ADDR invalid delay time
tADx
22
5
ns
SDCLK falling edge to SDMWE assert delay time
tMWa
31
5
ns
SDCLK falling edge to SDMWE deassert delay time
tMWd
40
4
ns
DATA transition to SDCLK falling edge time
tDAs
2-
-
ns
SDCLK falling edge to DATA transition hold time
tDAh
1-
-
ns
SDCLK falling edge to DATA transition delay time
tDAd
0
-
15
ns
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