參數(shù)資料
型號： EPC2LI20
廠商： Altera
文件頁數(shù)： 9/26頁
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描述： IC CONFIG DEVICE 1.6MBIT 20-PLCC
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 588
系列： EPC
可編程類型： 系統(tǒng)內(nèi)可編程
存儲容量： 1.6Mb
電源電壓： 3 V ~ 3.6 V，4.5 V ~ 5.5 V
工作溫度： -40°C ~ 85°C
封裝/外殼： 20-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 20-PLCC（9x9）
包裝： 管件
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
配用： PLMJ1213-ND - PROGRAMMER ADAPTER 20 PIN J-LEAD
其它名稱： 544-1234-5
Timing Information
Page 17
Configuration Devices for SRAM-Based LUT Devices
January 2012
Altera Corporation
Table 9 lists the timing parameters when using EPC1 and EPC1441 devices at 3.3 V.
Table 10 lists the timing parameters when using EPC1, EPC2, and EPC1441 devices at
5.0 V.
Table 9. Timing Parameters when Using EPC1 and EPC1441 Devices at 3.3 V
Symbol
Parameter
Min
Typ
Max
Units
tPOR
POR delay (1)
——
200
ms
tOEZX
OE
high to DATA output enabled
—
80
ns
tCE
OE
high to first rising edge on DCLK
——
300
ns
tDSU
Data
setup time before rising edge on DCLK
30
—
ns
tDH
Data
hold time after rising edge on DCLK
0—
—
ns
tCO
DCLK
to DATA out
—
30
ns
tCDOE
DCLK
to DATA enable/disable
—
30
ns
fCLK
DCLK
frequency
2
4
10
MHz
tMCH
DCLK
high time for the first device in the configuration chain
50
125
250
ns
tMCL
DCLK
low time for the first device in the configuration chain
50
125
250
ns
tSCH
DCLK
high time for subsequent devices
50
—
ns
tSCL
DCLK
low time for subsequent devices
50
—
ns
tCASC
DCLK
rising edge to nCASC
—
25
ns
tCCA
nCS
to nCASC cascade delay
—
15
ns
tOEW
OE
low pulse width (reset) to guarantee counter reset
100
—
ns
tOEC
OE
low (reset) to DCLK disable delay
—
30
ns
tNRCAS
OE
low (reset) to nCASC delay
—
30
ns
Note to Table 9:
(1) During initial power-up, a POR delay occurs to permit voltage levels to stabilize. Subsequent reconfigurations do not incur this delay.
Table 10. Timing Parameters when Using EPC1, EPC2, and EPC1441 Devices at 5.0 V (Part 1 of 2)
Symbol
Parameter
Min
Typ
Max
Units
tPOR
POR delay (1)
——
200
ms
tOEZX
OE
high to DATA output enabled
—
50
ns
tCE
OE
high to first rising edge on DCLK
——
200
ns
tDSU
Data
setup time before rising edge on DCLK
30
—
ns
tDH
Data
hold time after rising edge on DCLK
0—
—
ns
tCO
DCLK
to DATA out
—
20
ns
tCDOE
DCLK
to DATA enable/disable
—
20
ns
fCLK
DCLK
frequency
6.7
10
16.7
MHz
tMCH
DCLK
high time for the first device in the configuration chain
30
50
75
ns
tMCL
DCLK
low time for the first device in the configuration chain
30
50
75
ns
tSCH
DCLK
high time for subsequent devices
30
—
ns
tSCL
DCLK
low time for subsequent devices
30
—
ns
tCASC
DCLK
rising edge to nCASC
—
20
ns
tCCA
nCS
to nCASC cascade delay
—
10
ns
相關(guān)PDF資料
PDF描述
V24C48H100BL3 CONVERTER MOD DC/DC 48V 100W
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參數(shù)描述
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EPC2LI20NGA 制造商:Altera Corporation 功能描述:
EPC2LI20U 制造商:Altera Corporation 功能描述:2LI20U
EPC2TC32 功能描述:FPGA-配置存儲器 IC - Ser. Config Mem Flash 1.6Mb 10 MHz RoHS:否 制造商:Altera Corporation 存儲類型:Flash 存儲容量:1.6 Mbit 工作頻率:10 MHz 電源電壓-最大:5.25 V 電源電壓-最小:3 V 電源電流:50 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PLCC-20
EPC2TC32N 功能描述:FPGA-配置存儲器 IC - Ser. Config Mem Flash 1.6Mb 10 MHz RoHS:否 制造商:Altera Corporation 存儲類型:Flash 存儲容量:1.6 Mbit 工作頻率:10 MHz 電源電壓-最大:5.25 V 電源電壓-最小:3 V 電源電流:50 uA 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PLCC-20
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