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參數(shù)資料
| 型號： | EPF10K100EQC240-1X |
| 廠商： | Altera |
| 文件頁數(shù)： | 55/100頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLEX 10KE FPGA 100K 240-PQFP |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 24 |
| 系列： | FLEX-10KE® |
| LAB/CLB數(shù)： | 624 |
| 邏輯元件/單元數(shù)： | 4992 |
| RAM 位總計： | 49152 |
| 輸入/輸出數(shù)： | 189 |
| 門數(shù)： | 257000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 240-BFQFP |
| 供應商設備封裝： | 240-PQFP（32x32） |
| 其它名稱： | EPF10K100EQC2401X |
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58
Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Table 26. EAB Timing Microparameters
Symbol
Parameter
Conditions
tEABDATA1
Data or address delay to EAB for combinatorial input
tEABDATA2
Data or address delay to EAB for registered input
tEABWE1
Write enable delay to EAB for combinatorial input
tEABWE2
Write enable delay to EAB for registered input
tEABRE1
Read enable delay to EAB for combinatorial input
tEABRE2
Read enable delay to EAB for registered input
tEABCLK
EAB register clock delay
tEABCO
EAB register clock-to-output delay
tEABBYPASS
Bypass register delay
tEABSU
EAB register setup time before clock
tEABH
EAB register hold time after clock
tEABCLR
EAB register asynchronous clear time to output delay
tAA
Address access delay (including the read enable to output delay)
tWP
Write pulse width
tRP
Read pulse width
tWDSU
Data setup time before falling edge of write pulse
tWDH
Data hold time after falling edge of write pulse
tWASU
Address setup time before rising edge of write pulse
tWAH
Address hold time after falling edge of write pulse
tRASU
Address setup time with respect to the falling edge of the read enable
tRAH
Address hold time with respect to the falling edge of the read enable
tWO
Write enable to data output valid delay
tDD
Data-in to data-out valid delay
tEABOUT
Data-out delay
tEABCH
Clock high time
tEABCL
Clock low time
相關PDF資料 |
PDF描述 |
|---|---|
| 180-062-273L000 | CONN DB62 FEMALE HD CRIMP NICKEL |
| 180-078-173L000 | CONN DB78 MALE HD CRIMP NICKEL |
| 180-078-273L000 | CONN DB78 FEMALE HD CRIMP NICKEL |
| 180-062-172L000 | CONN DB62 MALE HD CRIMP TIN |
| 180-078-172L000 | CONN DB78 MALE HD CRIMP TIN |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EPF10K100EQC240-2 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K100EQC240-2DX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EPF10K100EQC240-2N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K100EQC240-2X | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 10K 624 LABs 189 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF10K100EQC2403 | 制造商:Altera Corporation 功能描述: |
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