參數(shù)資料
型號(hào)： EPF6016TC144-3
廠商： Altera
文件頁(yè)數(shù)： 49/52頁(yè)
文件大小： 0K
描述： IC FLEX 6000 FPGA 16K 144-TQFP
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 180
系列： FLEX 6000
LAB/CLB數(shù)： 132
邏輯元件/單元數(shù)： 1320
輸入/輸出數(shù)： 117
門數(shù)： 16000
電源電壓： 4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
其它名稱： 544-1282
6
Altera Corporation
FLEX 6000 Programmable Logic Device Family Data Sheet
Figure 1. OptiFLEX Architecture Block Diagram
FLEX 6000 devices provide four dedicated, global inputs that drive the
control inputs of the flipflops to ensure efficient distribution of high-
speed, low-skew control signals. These inputs use dedicated routing
channels that provide shorter delays and lower skews than the FastTrack
Interconnect. These inputs can also be driven by internal logic, providing
an ideal solution for a clock divider or an internally generated
asynchronous clear signal that clears many registers in the device. The
dedicated global routing structure is built into the device, eliminating the
need to create a clock tree.
Logic Array Block
An LAB consists of ten LEs, their associated carry and cascade chains, the
LAB control signals, and the LAB local interconnect. The LAB provides
the coarse-grained structure of the FLEX 6000 architecture, and facilitates
efficient routing with optimum device utilization and high performance.
IOEs
Row FastTrack
Interconnect
Column FastTrack
Interconnect
Column FastTrack
Interconnect
Row FastTrack
Interconnect
Logic Elements
Local Interconnect
(Each LAB accesses
two local interconnect
areas.)
相關(guān)PDF資料
PDF描述
TPSC337M006R0100 CAP TANT 330UF 6.3V 20% 2312
TPSD476M020R0200 CAP TANT 47UF 20V 20% 2917
RBM06DRYF CONN EDGECARD 12POS DIP .156 SLD
RSM40DRMI CONN EDGECARD 80POS .156 SQ WW
VI-23D-CY-S CONVERTER MOD DC/DC 85V 50W
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參數(shù)描述
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