Notes to tables: (1) These values are specified under the recommend" />
參數(shù)資料
型號(hào)： EPM3128ATC144-7N
廠商： Altera
文件頁(yè)數(shù)： 32/46頁(yè)
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 128 144-TQFP
產(chǎn)品變化通告： Bond Wire Change 4/Sept/2008
標(biāo)準(zhǔn)包裝： 180
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 8
宏單元數(shù)： 128
門數(shù)： 2500
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 603 (CN2011-ZH PDF)
其它名稱： 544-1986
EPM3128ATC144-7N-ND
38
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions, as shown in Table 13 on page 23. See
Figure 11 on page 27 for more information on switching waveforms.
(2)
These values are specified for a PIA fan–out of one LAB (16 macrocells). For each additional LAB fan–out in these
devices, add an additional 0.1 ns to the PIA timing value.
(3)
This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
path.
(4)
These parameters are measured with a 16–bit loadable, enabled, up/down counter programmed into each LAB.
(5)
The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
running in low–power mode.
tOD3
Output buffer and pad delay,
slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
6.0
6.5
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay
C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
2.1
3.0
ns
tH
Register hold time
0.6
0.8
ns
tFSU
Register setup time of fast input
1.6
ns
tFH
Register hold time of fast input
1.4
ns
tRD
Register delay
1.3
1.7
ns
tCOMB
Combinatorial delay
0.6
0.8
ns
tIC
Array clock delay
1.8
2.3
ns
tEN
Register enable time
1.0
1.3
ns
tGLOB
Global control delay
1.7
2.2
ns
tPRE
Register preset time
1.0
1.4
ns
tCLR
Register clear time
1.0
1.4
ns
tPIA
PIA delay
3.0
4.0
ns
tLPA
Low-power adder
4.5
5.0
ns
Table 25. EPM3512A Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EPM3128ATI100-10 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 80 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM3128ATI10010N 制造商:Altera Corporation 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz CMOS Technology 3.3V 100-Pin TQFP 制造商:Altera Corporation 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz 3.3V 100-Pin TQFP 制造商:Altera 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz CMOS Technology 3.3V 100-Pin TQFP 制造商:Altera 功能描述:CPLD MAX 3000A Family 2.5K Gates 128 Macro Cells 98MHz 3.3V 100-Pin TQFP
EPM3128ATI100-10N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 80 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM3128ATI144-10 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 96 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM3128ATI144-10N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 3000A 128 Macro 96 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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