tCLR Register clear time 1." />
參數(shù)資料
型號： EPM3256ATC144-10
廠商： Altera
文件頁數(shù)： 26/46頁
文件大小： 0K
描述： IC MAX 3000A CPLD 256 144-TQFP
產(chǎn)品變化通告： Bond Wire Change 4/Sept/2008
標準包裝： 180
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門數(shù)： 5000
輸入/輸出數(shù)： 116
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
包裝： 托盤
產(chǎn)品目錄頁面： 603 (CN2011-ZH PDF)
其它名稱： 544-1172
32
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
tCLR
Register clear time
1.3
2.1
2.9
ns
tPIA
PIA delay
1.0
1.7
2.3
ns
tLPA
Low–power adder
3.5
4.0
5.0
ns
Table 20. EPM3128A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
–5
–7
–10
Min
Max
Min
Max
Min
Max
tPD1
Input to non–
registered output
C1 = 35 pF
5.0
7.5
10
ns
tPD2
I/O input to non–
registered output
C1 = 35 pF
5.0
7.5
10
ns
tSU
Global clock setup
time
3.3
4.9
6.6
ns
tH
Global clock hold time (2)
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.4
1.0
5.0
1.0
6.6
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time (2)
1.8
2.8
3.8
ns
tAH
Array clock hold time
0.2
0.3
0.4
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
4.9
1.0
7.1
1.0
9.4
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width
for clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
5.2
7.7
10.2
ns
fCNT
Maximum internal
global clock frequency
192.3
129.9
98.0
MHz
tACNT
Minimum array clock
period
5.2
7.7
10.2
ns
Table 19. EPM3064A Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–4
–7
–10
Min
Max
Min
Max
Min
Max
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PDF描述
EPM3256ATC144-10N IC MAX 3000A CPLD 256 144-TQFP
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EPM7128SLC84-15 IC MAX 7000 CPLD 128 84-PLCC
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