tPIA PIA delay (2) 0.9 1.5 " />
參數(shù)資料
型號： EPM3256ATC144-10N
廠商： Altera
文件頁數(shù)： 24/46頁
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 256 144-TQFP
產(chǎn)品變化通告： Bond Wire Change 4/Sept/2008
標(biāo)準(zhǔn)包裝： 180
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門數(shù)： 5000
輸入/輸出數(shù)： 116
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
包裝： 托盤
產(chǎn)品目錄頁面： 603 (CN2011-ZH PDF)
其它名稱： 544-1990
EPM3256ATC144-10N-ND
30
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
tPIA
PIA delay
0.9
1.5
2.1
ns
tLPA
Low–power adder
2.5
4.0
5.0
ns
Table 18. EPM3064A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
–4
–7
–10
Min
Max
Min
Max
Min
Max
tPD1
Input to non–registered
output
C1 = 35 pF (2)
4.5
7.5
10.0
ns
tPD2
I/O input to non–registered
output
C1 = 35 pF (2)
4.5
7.5
10.0
ns
tSU
Global clock setup time
2.8
4.7
6.2
ns
tH
Global clock hold time
0.0
ns
tCO1
Global clock to output delay C1 = 35 pF
1.0
3.1
1.0
5.1
1.0
7.0
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time
1.6
2.6
3.6
ns
tAH
Array clock hold time
0.3
0.4
0.6
ns
tACO1
Array clock to output delay
C1 = 35 pF (2)
1.04.3
1.07.2
1.09.6
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width for
clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
4.5
7.4
10.0
ns
fCNT
Maximum internal global
clock frequency
222.2
135.1
100.0
MHz
tACNT
Minimum array clock period (2)
4.5
7.4
10.0
ns
fACNT
Maximum internal array
clock frequency
222.2
135.1
100.0
MHz
Table 17. EPM3032A Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–4
–7
–10
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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